JP2008252152A - 分布中心を有する周辺マトリックス・ボール・グリッド・アレイ回路パッケージ - Google Patents

分布中心を有する周辺マトリックス・ボール・グリッド・アレイ回路パッケージ Download PDF

Info

Publication number
JP2008252152A
JP2008252152A JP2008190163A JP2008190163A JP2008252152A JP 2008252152 A JP2008252152 A JP 2008252152A JP 2008190163 A JP2008190163 A JP 2008190163A JP 2008190163 A JP2008190163 A JP 2008190163A JP 2008252152 A JP2008252152 A JP 2008252152A
Authority
JP
Japan
Prior art keywords
integrated circuit
substrate
array
contact pads
package
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008190163A
Other languages
English (en)
Other versions
JP5247281B2 (ja
Inventor
Michael Barrow
バロー，マイケル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=24497765&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=JP2008252152(A) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Intel Corp filed Critical Intel Corp
Publication of JP2008252152A publication Critical patent/JP2008252152A/ja
Application granted granted Critical
Publication of JP5247281B2 publication Critical patent/JP5247281B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K7/00—Constructional details common to different types of electric apparatus
    • H05K7/02—Arrangements of circuit components or wiring on supporting structure
    • H05K7/06—Arrangements of circuit components or wiring on supporting structure on insulating boards, e.g. wiring harnesses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49144—Assembling to base an electrical component, e.g., capacitor, etc. by metal fusion
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49204—Contact or terminal manufacturing
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49204—Contact or terminal manufacturing
    • Y10T29/49208—Contact or terminal manufacturing by assembling plural parts
    • Y10T29/49222—Contact or terminal manufacturing by assembling plural parts forming array of contacts or terminals

Abstract

【課題】ボール・グリッド・アレイ（ＢＧＡ）集積回路パッケージの改善。
【解決手段】パッケージ基板（１２）の底面（１６）上に配置されたはんだボール（３４）の外部二次元アレイおよびはんだボール（３４）の中心二次元アレイを有するボール・グリッド・アレイ（ＢＧＡ）集積回路パッケージ（１０）。
はんだボールは、一般に、パッケージをプリント回路ボードに取り付けるためにリフローされる。基板の反対側の面には、パッケージ内の内部配線によってはんだボールに電気的に結合される集積回路（１８）が取り付けられる。はんだボールの外部アレイは、集積回路と基板との熱膨張差によって引き起こされるはんだ応力を小さくするために集積回路の寸法プロファイルの外側に配置される。中心はんだボールは、一般に、集積回路からプリント回路ボードまで直接熱経路および電気経路を形成するためにパッケージのグランドおよび電力パッドに直接配線される。
【選択図】図４

Description

発明の分野
本発明は、集積回路パッケージに関する。
関連技術の説明
集積回路は、一般に、パッケージに取り付けられ、そのパッケージがプリント回路ボードにはんだ付けされる。１つのそのようなタイプの集積回路パッケージは、ボール・グリッド・アレイ（「ＢＧＡ」）パッケージである。ＢＧＡパッケージは、パッケージ基板の外部底面上に配置された複数のはんだボールを有する。はんだボールは、パッケージをプリント回路ボードに取り付けるためにリフローされる。集積回路は、パッケージ基板の上面に取り付けられ、パッケージ内の内部配線によってはんだボールに電気的に結合される。
第１図に、従来技術のＢＧＡパッケージ２のはんだボール・アレイを示す。はんだボール４は、パッケージの底面上に一般に二次元パターンの形で配置される。集積回路６は、パッケージ２の反対側の中央に配置される。パッケージ２は、一般に、集積回路の熱膨張率と異なる熱膨張率を有する材料から構成される。集積回路とパッケージとの熱膨張差は、回路ダイの外縁に対応する領域内のはんだ接合を損なう温度関連応力を引き起こすことが分かっている。
第２図に、はんだボール４の外部二次元アレイを有する従来技術のＢＧＡパッケージ２を示す。はんだボール４は、集積回路６の下にあるパッケージ領域から離れた位置にある。はんだボール４を集積回路６から離れて配置すると、パッケージと集積回路との膨張差によって生じるはんだ接合の熱応力が小さくなる。外部アレイ・パターンは、はんだ故障を少なくするのに有効であるが、パッケージの入出力（Ｉ／Ｏ）を制限する。さらに、集積回路は、はんだボールを介してプリント回路ボード中に伝導する熱を発生する。はんだボールをパッケージの外縁に配置すると、パッケージ基板中の熱経路が増大する。経路が長くなると、パッケージの熱インピーダンスが増大し、集積回路の接合温度が上昇する。
従来技術のＢＧＡパッケージよりも製品寿命が長く、熱インピーダンスが小さく、Ｉ／Ｏが大きいＢＧＡパッケージを提供することが望ましい。
発明の概要
本発明は、パッケージ基板の底面上に配置されたはんだボールの外部二次元アレイおよびはんだボールの中心二次元アレイを有するボール・グリッド・アレイ（「ＢＧＡ」）集積回路パッケージである。はんだボールは、一般に、パッケージをプリント回路ボードに取り付けるためにリフローされる。基板の反対側の面には、パッケージ内の内部配線によってはんだボールに電気的に結合される集積回路が取り付けられる。はんだボールの外部アレイは、集積回路と基板との熱膨張差によって引き起こされるはんだ応力を小さくするために集積回路の寸法プロファイルの外側に配置される。中心はんだボールは、一般に、集積回路からプリント回路ボードまで直接熱経路および電気経路を形成するためにパッケージのグランドおよび電力パッドに直接配線される。
発明の詳細な説明
参照番号によってより具体的に図面を参照すると、第３図および第４図には、本発明のボール・グリッド・アレイ（「ＢＧＡ」）集積回路パッケージ１０が示されている。パッケージ１０は、上面１４および反対側の底面１６を有する基板１２を含んでいる。基板１２の上面１４には、集積回路１８が取り付けられる。集積回路１８は、一般にマイクロプロセッサである。マイクロプロセッサに対して説明するが、パッケージ１０は、任意の電気デバイスを含むことを理解されたい。
基板１２の上面１４は、複数のボンド・パッド２０および接地バス２２を有する。基板１２はまた、集積回路１８およびグランド・パッド２２のまわりに同心的に配置された別の電力バス２３を有する。集積回路１８は、ボンド・ワイヤ２４によってボンド・パッド２０およびバス２２および２３に結合される。集積回路１８は、一般に、カプセル材２６によって囲まれる。ボンド・ワイヤ２４を図示し、説明するが、集積回路１８は、一般に「Ｃ４」または「フリップ・チップ」パッケージングと呼ばれるパッケージおよびプロセスにおいて回路ダイの底面上に配置されたはんだボールを有する基板に取り付けられ、結合される。
基板１２の底面１６は、複数のコンタクト・パッド２８を有する。コンタクト・パッド２８は、基板１２内のビア３０および内部配線３２によってボンド・パッド２０およびバス２２および２３に結合される。基板は、従来のプリント回路ボードまたは従来技術において周知の共焼成セラミック・パッケージング・プロセスを用いて構成することができる。
複数のはんだボール３４が周知のボール・グリッド・アレイ・プロセスによってコンタクト・パッド２８に取り付けられる。はんだボール３４は、一般に、パッケージ１０をプリント回路ボード（図示せず）に取り付けるためにリフローされる。
コンタクト・パッド２８は外部二次元アレイ３６および中心二次元アレイ３８内に配置される。各アレイは、多数の誘電体スペース４０によって互いに分離された複数のコンタクト・パッド２８を含んでいる。外部アレイ３６は、誘電体領域４２によって中心アレイ３８から分離される。外部アレイ３８は、集積回路１８の外部寸法プロファイルの外側に配置されることが好ましい。したがって、外部アレイ３８のはんだ接合は、集積回路１８の熱膨張率と基板１２の膨張率との差によって生じる応力を受けない。中心アレイ３８は、回路ダイの外縁ほどの熱膨張率を受けない領域内で集積回路１６の中心の近くに配置される。したがって、熱膨張率差によって生じるはんだ応力は、中心アレイ３８の領域内で最小になる。分離されたアレイは、はんだ接合に対する応力を最小限に抑えるパターンを形成する。
外部アレイ３６は、一般に、集積回路１６の信号線に結合される。中心アレイ３８は、基板１２の接地バス２０および電力バス２３に結合されることが好ましい。バス２２および２３を中心コンタクト・パッド３８に結合するビア３０は、基板中の直接熱経路を形成する。直接経路は、パッケージ１０の熱インピーダンスを小さくし、集積回路１８の接合温度を下げる。さらに、短い電気経路は、自己インダクタンスを小さくし、集積回路１８のスイッチング雑音を少なくする。
好ましい実施形態では、パッケージ１０は、幅２７×２７ミリメートル（ｍｍ）の基板１２上に２９２個のコンタクト・パッド２８を含んでいるか、または３５×３５ｍｍの基板１２上に３５２個のコンタクト・パッド２８を含んでいる。コンタクト・パッド２８間の誘電体スペース４０は、一般に１．２７ｍｍである。パッケージ１０は、一般に約２．５ｍｍの高さを有する。
パッケージ１０は、はんだボール３４をコンタクト・パッド２８に取り付けることによって組み立てられる。集積回路１８は、基板１２に取り付けられ、結合される。集積回路１８は、次いでカプセル材２６によって囲まれる。ＢＧＡパッケージ１０は、一般に、エンド・ユーザに送られ、エンド・ユーザははんだボール３４をリフローすることによってパッケージ１０をプリント回路ボードに取り付ける。
第５図に、基板１２’の外部アレイ３６’内にコンタクト・パッド２８の５個または６個の行をパッケージ１０’の代替実施形態を示す。追加のパッド２８は、パッケージ１０の入出力（Ｉ／Ｏ）を増大させる。外部アレイ３６’は、はんだ接合に対する応力を最小限に抑えるために集積回路１８の外部寸法プロファイルの外側にあることが好ましい。パッケージ１０’は、２７×２７ｍｍの基板１０上に３２４個のコンタクト・パッド２８を備えることができる。パッケージ６０のより長い行は、２７×２７ｍｍパッケージのフットプリント内に３５×３５ｍｍパッケージの概算Ｉ／Ｏをもたらす。
以上、いくつかの例示的な実施形態について説明し、添付の図面に示したが、そのような実施形態は、広範な本発明を説明するためのものにすぎず、限定するものではないこと、また様々な他の修正例を当業者なら思い付くので、本発明は、図示し、説明した特定の構成および配置に限定されるものではないことを理解されたい。
以下は、実施態様例である。
１．上面および反対側の底面を有する基板であって、前記底面が、それぞれ第１の距離だけ互いに分離されたコンタクト・パッドの外部アレイ、およびそれぞれ第２の距離だけ互いに分離されたコンタクト・パッドの中心アレイを有し、前記コンタクト・パッドの中心アレイが、第１および第２の距離よりも長い第３の距離だけ前記コンタクト・パッドの外部アレイから分離された基板と、
前記基板の前記コンタクト・パッドに取り付けられた複数のはんだボールとを含むボール・グリッド・アレイ・パッケージ。
２．前記基板の前記上面が複数のボンド・パッドを有することを特徴とする実施態様１に記載のパッケージ。
３．前記基板の前記上面が、前記基板中に延びる複数のビアによって前記コンタクト・パッドの中心アレイに接続された接地バスを有することを特徴とする実施態様２に記載のパッケージ。
４．前記コンタクト・パッドの外部アレイがコンタクト・パッドの少なくとも５つの行を有することを特徴とする実施態様３に記載のパッケージ。
５．前記基板の前記上面が、前記基板中に延びる複数のビアによって前記コンタクト・パッドの中心アレイに接続された電力バスを有することを特徴とする実施態様４に記載のパッケージ。
６．前記コンタクト・パッドの中心アレイが４×４マトリックスの形に配置されたことを特徴とする実施態様５に記載のパッケージ。
７．上面および反対側の底面を有する基板であって、前記上面が複数のボンド・パッドを有し、前記底面が、それぞれ第１の距離だけ互いに分離されたコンタクト・パッドの外部アレイ、およびそれぞれ第２の距離だけ互いに分離されたコンタクト・パッドの中心アレイを有し、前記コンタクト・パッドの中心アレイが、第１および第２の距離よりも長い第３の距離だけ前記コンタクト・パッドの外部アレイから分離された基板と、
前記基板の前記コンタクト・パッドに取り付けられた複数のはんだボールと、
前記基板に取り付けられ、かつ前記ボンド・パッドに取り付けられた集積回路とを含むボール・グリッド・アレイ集積回路パッケージ。
８．前記基板の前記上面が、前記集積回路に結合され、かつ前記基板中に延びる複数のビアによって前記コンタクト・パッドの中心アレイに接続された接地バスを有することを特徴とする実施態様７に記載のパッケージ。
９．前記コンタクト・パッドの外部アレイがコンタクト・パッドの少なくとも５つの行を有することを特徴とする実施態様８に記載のパッケージ。
１０．前記基板の前記上面が、前記基板中に延びる複数のビアによって前記コンタクト・パッドの中心アレイに接続された電力バスを有することを特徴とする実施態様９に記載のパッケージ。
１１．前記コンタクト・パッドの中心アレイが４×４マトリックスの形に配置されたことを特徴とする実施態様１０に記載のパッケージ。
１２．前記集積回路がカプセル材によって囲まれることを特徴とする実施態様１１に記載のパッケージ。
１３．前記コンタクト・パッドの外部アレイが前記集積回路の外部寸法プロファイルの外側に配置されることを特徴とする実施態様７に記載のパッケージ。
１４．ａ）上面および反対側の底面を有する基板であって、前記上面が複数のボンド・パッドを有し、前記底面が、それぞれ第１の距離だけ互いに分離されたコンタクト・パッドの外部アレイ、およびそれぞれ第２の距離だけ互いに分離されたコンタクト・パッドの中心アレイを有し、前記コンタクト・パッドの中心アレイが、第１および第２の距離よりも長い第３の距離だけ前記コンタクト・パッドの外部アレイから分離された基板を備えるステップと、
ｂ）前記基板の前記上面に集積回路を取り付けるステップと、
ｃ）前記コンタクト・パッドに複数の前記はんだボールを取り付けるステップとを含むボール・グリッド・アレイ集積回路パッケージを組み立てる方法。
１５．前記集積回路をカプセル化するステップをさらに含むことを特徴とする実施態様１４に記載の方法。
１６．複数のボンド・ワイヤを用いて前記集積回路を前記基板に結合するステップをさらに含むことを特徴とする実施態様１５に記載の方法。
第１図は、従来技術のボール・グリッド・アレイ集積回路パッケージの底面図である。 第２図は、従来技術のボール・グリッド・アレイ集積回路パッケージの底面図である。 第３図は、本発明のボール・グリッド・アレイ集積回路パッケージの側部断面図である。 第４図は、第３図に示されるパッケージの底面図である。 第５図は、代替ボール・グリッド・アレイ集積回路パッケージの底面図である。
符号の説明
１８ 集積回路
３６ コンタクトパッドの外部アレイ
３８ コンタクトパッドの中心アレイ

Claims (5)

  1. 上面と底面を有する基板であって、前記底面は、それぞれ第１の距離だけ互いに分離されたコンタクト・パッドの外部アレイおよびそれぞれ第２の距離だけ互いに分離されたコンタクト・パッドの中心アレイを有し、前記コンタクト・パッドの中心アレイが、第１および第２の距離よりも長い第３の距離だけ前記コンタクト・パッドの外部アレイから分離された基板と、
    前記基板の上面中央に搭載された集積回路と、
    前記集積回路に近接して、前記基板にそれぞれ形成され、かつ前記集積回路に接続された接地バスと電力バスと、
    前記接地バスと電力バスの周囲にあって、前記基板の上面にそれぞれ形成され、かつ前記集積回路に接続されたボンド・パッドと、
    前記外部アレイ内のコンタクト・パッドを前記ボンドパッドに接続する複数の第１ビアと、
    前記中心アレイ内のコンタクト・パッドを前記接地バスと電力バスとに接続する複数の第２ビアと、
    前記基板の前記コンタクト・パッドに取り付けられた複数のはんだボールとを含み、
    前記コンタクト・パッドの外部アレイが、前記集積回路の寸法プロファイルの外側に設けられていることを特徴とするボール・グリッド・アレイ・パッケージ。
  2. ａ）上面と底面を有する基板であって、
    前記基板の上面中央に搭載される集積回路と、この集積回路にそれぞれ接続される、前記基板の中央に配置された接地バスと電力バス及びこれらの接地バス及び電力バスの周辺に配置された複数のボンド・パッドと、
    前記基板の底面に、それぞれ第１の距離だけ互いに分離され、かつ複数の第１ビアを介して前記複数のボンド・パッドに接続されるコンタクト・パッドの外部アレイおよびそれぞれ第２の距離だけ互いに分離され、かつ複数の第２ビアを介して前記接地バス及び電力バスに接続されるコンタクト・パッドの中心アレイとを有し、かつ
    前記コンタクト・パッドの中心アレイが、第１および第２の距離よりも長い第３の距離だけ前記コンタクト・パッドの外部アレイから分離された基板を備え、
    ｂ）前記基板の前記上面中央に集積回路を取り付けるとともに、前記接地バス、電力バス及び複数のボンド・パッドをこの集積回路に接続するステップと、
    ｃ）前記コンタクト・パッドに複数のはんだボールを取り付けるステップとを含み、
    前記コンタクト・パッドの外部アレイが、前記集積回路の寸法プロファイルの外側に設けられていることを特徴とするボール・グリッド・アレイ集積回路パッケージを組み立てる方法。
  3. 複数のボンド・パッドを有する上面を有するとともに、その底面に中心領域と、外部領域と、その間の中間領域とを有する基板と、
    前記外部領域に位置する第１の複数のコンタクトと前記中心領域に位置する第２の複数のコンタクトとからなり、前記中間領域にはコンタクトがなく、中心領域の互いに隣接しているコンタクトの間の距離と外部領域の互いに隣接しているコンタクトの間の距離が中心領域と外部領域との間の距離よりも小さい複数のコンタクトと、
    前記基板の上面に取り付けられ、かつ前記ボンド・パッドに直接電気的に接続された集積回路と
    を含み、前記第１の複数のコンタクトと第２の複数のコンタクトとがそれぞれ前記集積回路の寸法プロファイルの外側と内側に位置しているとともに、
    前記集積回路に結合されるとともに複数のビアによって前記第２の複数のコンタクトに接続されている接地バスを前記基板が備え、さらに、
    前記集積回路に結合されるとともに複数のビアによって前記第２の複数のコンタクトに接続されている電力バスを前記基板が備えている
    ボール・グリッド・アレイ半導体パッケージ。
  4. 前記中心領域の互いに隣接しているコンタクトの問の距離と前記外部領域の互いに隣接しているコンタクトの間の距離とが等しい請求項３記載の半導体パッケージ。
  5. さらに前記集積回路を覆うカプセル材を備えた請求項３記載の半導体パッケージ。
JP2008190163A 1996-03-28 2008-07-23 分布中心を有する周辺マトリックス・ボール・グリッド・アレイ回路パッケージ Expired - Lifetime JP5247281B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US62335596A 1996-03-28 1996-03-28
US08/623,355 1996-03-28

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP9534409A Division JPH11506274A (ja) 1996-03-28 1997-03-07 分布中心を有する周辺マトリックス・ボール・グリッド・アレイ回路パッケージ

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2011117737A Division JP2011160009A (ja) 1996-03-28 2011-05-26 基板とこの基板の第１の面に搭載される集積回路ダイとの間の熱膨張差による応力を低減する方法

Publications (2)

Publication Number Publication Date
JP2008252152A true JP2008252152A (ja) 2008-10-16
JP5247281B2 JP5247281B2 (ja) 2013-07-24

Family

ID=24497765

Family Applications (4)

Application Number Title Priority Date Filing Date
JP9534409A Pending JPH11506274A (ja) 1996-03-28 1997-03-07 分布中心を有する周辺マトリックス・ボール・グリッド・アレイ回路パッケージ
JP2008190163A Expired - Lifetime JP5247281B2 (ja) 1996-03-28 2008-07-23 分布中心を有する周辺マトリックス・ボール・グリッド・アレイ回路パッケージ
JP2011117737A Pending JP2011160009A (ja) 1996-03-28 2011-05-26 基板とこの基板の第１の面に搭載される集積回路ダイとの間の熱膨張差による応力を低減する方法
JP2014142905A Pending JP2014187410A (ja) 1996-03-28 2014-07-11 基板とこの基板の第１の面に搭載される集積回路ダイとの間の熱膨張差による応力を低減する方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP9534409A Pending JPH11506274A (ja) 1996-03-28 1997-03-07 分布中心を有する周辺マトリックス・ボール・グリッド・アレイ回路パッケージ

Family Applications After (2)

Application Number Title Priority Date Filing Date
JP2011117737A Pending JP2011160009A (ja) 1996-03-28 2011-05-26 基板とこの基板の第１の面に搭載される集積回路ダイとの間の熱膨張差による応力を低減する方法
JP2014142905A Pending JP2014187410A (ja) 1996-03-28 2014-07-11 基板とこの基板の第１の面に搭載される集積回路ダイとの間の熱膨張差による応力を低減する方法

Country Status (10)

Country Link
US (5) US5894410A (ja)
EP (2) EP0835600B1 (ja)
JP (4) JPH11506274A (ja)
KR (1) KR100288065B1 (ja)
CN (1) CN1112086C (ja)
AU (1) AU2070197A (ja)
DE (1) DE69732166T2 (ja)
IL (1) IL122107A (ja)
MY (1) MY123146A (ja)
WO (1) WO1997036466A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9665058B2 (en) 2013-07-19 2017-05-30 S-Printing Solution Co., Ltd. Image forming apparatus and chip

Families Citing this family (82)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
MY123146A (en) * 1996-03-28 2006-05-31 Intel Corp Perimeter matrix ball grid array circuit package with a populated center
JPH1065039A (ja) * 1996-08-13 1998-03-06 Sony Corp 半導体装置
US6037044A (en) * 1998-01-08 2000-03-14 International Business Machines Corporation Direct deposit thin film single/multi chip module
JPH11284006A (ja) * 1998-03-31 1999-10-15 Fujitsu Ltd 半導体装置
US6060777A (en) 1998-07-21 2000-05-09 Intel Corporation Underside heat slug for ball grid array packages
JP3602968B2 (ja) * 1998-08-18 2004-12-15 沖電気工業株式会社 半導体装置およびその基板接続構造
US6655022B1 (en) 1998-09-24 2003-12-02 Intel Corporation Implementing micro BGA assembly techniques for small die
US6034425A (en) * 1999-03-17 2000-03-07 Chipmos Technologies Inc. Flat multiple-chip module micro ball grid array packaging
US6489557B2 (en) 1999-08-30 2002-12-03 Intel Corporation Implementing micro BGA™ assembly techniques for small die
US6566741B2 (en) 1999-10-21 2003-05-20 Intel Corporation Grounding of package substrates
US6392887B1 (en) 1999-12-14 2002-05-21 Intel Corporation PLGA-BGA socket using elastomer connectors
JP2001223324A (ja) * 2000-02-10 2001-08-17 Mitsubishi Electric Corp 半導体装置
US6448639B1 (en) 2000-09-18 2002-09-10 Advanced Semiconductor Engineering, Inc. Substrate having specific pad distribution
TW462121B (en) * 2000-09-19 2001-11-01 Siliconware Precision Industries Co Ltd Heat sink type ball grid array package
US6403896B1 (en) 2000-09-27 2002-06-11 Advanced Semiconductor Engineering, Inc. Substrate having specific pad distribution
US6816385B1 (en) 2000-11-16 2004-11-09 International Business Machines Corporation Compliant laminate connector
US6882042B2 (en) * 2000-12-01 2005-04-19 Broadcom Corporation Thermally and electrically enhanced ball grid array packaging
US7132744B2 (en) 2000-12-22 2006-11-07 Broadcom Corporation Enhanced die-up ball grid array packages and method for making the same
US6906414B2 (en) * 2000-12-22 2005-06-14 Broadcom Corporation Ball grid array package with patterned stiffener layer
US7161239B2 (en) * 2000-12-22 2007-01-09 Broadcom Corporation Ball grid array package enhanced with a thermal and electrical connector
US20020079572A1 (en) * 2000-12-22 2002-06-27 Khan Reza-Ur Rahman Enhanced die-up ball grid array and method for making the same
US6853070B2 (en) 2001-02-15 2005-02-08 Broadcom Corporation Die-down ball grid array package with die-attached heat spreader and method for making the same
US7259448B2 (en) * 2001-05-07 2007-08-21 Broadcom Corporation Die-up ball grid array package with a heat spreader and method for making the same
US6413851B1 (en) * 2001-06-12 2002-07-02 Advanced Interconnect Technology, Ltd. Method of fabrication of barrier cap for under bump metal
US6617680B2 (en) * 2001-08-22 2003-09-09 Siliconware Precision Industries Co., Ltd. Chip carrier, semiconductor package and fabricating method thereof
GB2377080B (en) * 2001-09-11 2003-05-07 Sendo Int Ltd Integrated circuit package and printed circuit board arrangement
TW510034B (en) * 2001-11-15 2002-11-11 Siliconware Precision Industries Co Ltd Ball grid array semiconductor package
US6879039B2 (en) 2001-12-18 2005-04-12 Broadcom Corporation Ball grid array package substrates and method of making the same
US6825108B2 (en) * 2002-02-01 2004-11-30 Broadcom Corporation Ball grid array package fabrication with IC die support structures
US7550845B2 (en) 2002-02-01 2009-06-23 Broadcom Corporation Ball grid array package with separated stiffener layer
US7245500B2 (en) * 2002-02-01 2007-07-17 Broadcom Corporation Ball grid array package with stepped stiffener layer
US6861750B2 (en) * 2002-02-01 2005-03-01 Broadcom Corporation Ball grid array package with multiple interposers
US6876553B2 (en) * 2002-03-21 2005-04-05 Broadcom Corporation Enhanced die-up ball grid array package with two substrates
US7196415B2 (en) * 2002-03-22 2007-03-27 Broadcom Corporation Low voltage drop and high thermal performance ball grid array package
US20040104463A1 (en) * 2002-09-27 2004-06-03 Gorrell Robin E. Crack resistant interconnect module
SE0300686D0 (sv) * 2003-03-13 2003-03-13 Infineon Technologies Wireless A method and device for protection of a component or module
TWI225694B (en) * 2003-04-23 2004-12-21 Advanced Semiconductor Eng Flip chip package
WO2005036644A2 (en) * 2003-10-10 2005-04-21 Koninklijke Philips Electronics N.V. Electronic device and carrier substrate
US7489517B2 (en) * 2004-04-05 2009-02-10 Thomas Joel Massingill Die down semiconductor package
US7411281B2 (en) * 2004-06-21 2008-08-12 Broadcom Corporation Integrated circuit device package having both wire bond and flip-chip interconnections and method of making the same
US7432586B2 (en) 2004-06-21 2008-10-07 Broadcom Corporation Apparatus and method for thermal and electromagnetic interference (EMI) shielding enhancement in die-up array packages
US7482686B2 (en) 2004-06-21 2009-01-27 Braodcom Corporation Multipiece apparatus for thermal and electromagnetic interference (EMI) shielding enhancement in die-up array packages and method of making the same
US7235880B2 (en) * 2004-09-01 2007-06-26 Intel Corporation IC package with power and signal lines on opposing sides
US7786591B2 (en) 2004-09-29 2010-08-31 Broadcom Corporation Die down ball grid array package
CN100424842C (zh) * 2004-11-17 2008-10-08 日本特殊陶业株式会社 布线基板的制造方法
US7269017B2 (en) * 2004-11-19 2007-09-11 Delphi Technologies, Inc. Thermal management of surface-mount circuit devices on laminate ceramic substrate
KR100574996B1 (ko) * 2004-11-25 2006-05-02 삼성전자주식회사 반도체 패키지 및 이를 이용한 메모리 카드, 및 이의제조에 이용되는 몰드
JP4738996B2 (ja) * 2004-12-13 2011-08-03 キヤノン株式会社 半導体装置
JP4592413B2 (ja) * 2004-12-27 2010-12-01 三洋電機株式会社 回路装置
US7772705B2 (en) * 2005-02-02 2010-08-10 Toshiba America Electronic Components, Inc. Low thermal resistance package
US7402757B1 (en) 2005-05-19 2008-07-22 Sun Microsystems, Inc. Method, system, and apparatus for reducing transition capacitance
KR100698526B1 (ko) * 2005-07-20 2007-03-22 삼성전자주식회사 방열층을 갖는 배선기판 및 그를 이용한 반도체 패키지
US8183680B2 (en) * 2006-05-16 2012-05-22 Broadcom Corporation No-lead IC packages having integrated heat spreader for electromagnetic interference (EMI) shielding and thermal enhancement
DE102006032073B4 (de) 2006-07-11 2016-07-07 Intel Deutschland Gmbh Elektrisch leitfähiger Verbund aus einem Bauelement und einer Trägerplatte
US7804167B2 (en) * 2006-12-01 2010-09-28 Lsi Logic Corporation Wire bond integrated circuit package for high speed I/O
US20080246139A1 (en) * 2007-04-03 2008-10-09 Don Craven Polar hybrid grid array package
CN101304016B (zh) * 2007-05-10 2011-05-11 中芯国际集成电路制造(上海)有限公司 通用测试封装结构及方法
US7619901B2 (en) * 2007-06-25 2009-11-17 Epic Technologies, Inc. Integrated structures and fabrication methods thereof implementing a cell phone or other electronic system
CN101425099B (zh) * 2007-10-31 2010-09-22 英业达股份有限公司 元件布设检测方法及系统
TWI343780B (en) * 2007-12-14 2011-06-11 Delta Electronics Inc Power module package structure
US7750460B2 (en) * 2008-02-21 2010-07-06 Lsi Corporation Ball grid array package layout supporting many voltage splits and flexible split locations
US7923847B2 (en) * 2008-08-27 2011-04-12 Fairchild Semiconductor Corporation Semiconductor system-in-a-package containing micro-layered lead frame
CN101944492A (zh) 2008-10-20 2011-01-12 联合科技公司 板上收缩封装
US8169065B2 (en) * 2009-12-22 2012-05-01 Epic Technologies, Inc. Stackable circuit structures and methods of fabrication thereof
US8901747B2 (en) 2010-07-29 2014-12-02 Mosys, Inc. Semiconductor chip layout
US8411444B2 (en) 2010-09-15 2013-04-02 International Business Machines Corporation Thermal interface material application for integrated circuit cooling
JP5819598B2 (ja) * 2010-11-16 2015-11-24 Ｎｅｃネットワークプロダクツ株式会社 インターポーザー
US8669780B2 (en) 2011-10-31 2014-03-11 Taiwan Semiconductor Manufacturing Company, Ltd. Three dimensional integrated circuit connection structure and method
JP2013149797A (ja) * 2012-01-19 2013-08-01 Denso Corp 半導体パッケージ
JP5952032B2 (ja) * 2012-03-07 2016-07-13 新光電気工業株式会社 配線基板及び配線基板の製造方法
CN103378029B (zh) * 2012-04-18 2016-04-20 中芯国际集成电路制造(上海)有限公司 硅通孔结构
US9093429B2 (en) * 2012-06-27 2015-07-28 Freescale Semiconductor, Inc. Methods and structures for reducing heat exposure of thermally sensitive semiconductor devices
US8890302B2 (en) * 2012-06-29 2014-11-18 Intel Corporation Hybrid package transmission line circuits
US8766453B2 (en) 2012-10-25 2014-07-01 Freescale Semiconductor, Inc. Packaged integrated circuit having large solder pads and method for forming
US9368422B2 (en) * 2012-12-20 2016-06-14 Nvidia Corporation Absorbing excess under-fill flow with a solder trench
KR102117477B1 (ko) * 2015-04-23 2020-06-01 삼성전기주식회사 반도체 패키지 및 반도체 패키지의 제조방법
US20170179069A1 (en) * 2015-12-18 2017-06-22 Jonathon R. Carstens Ball grid array solder attachment
CN105636344A (zh) * 2015-12-31 2016-06-01 福建睿能科技股份有限公司 一种电子设备
JP2018056228A (ja) 2016-09-27 2018-04-05 ルネサスエレクトロニクス株式会社 半導体装置、システムインパッケージ、及び車載用システムインパッケージ
CN110740569A (zh) * 2018-07-19 2020-01-31 鸿富锦精密工业(武汉)有限公司 印刷电路板
CN112640110A (zh) * 2018-08-31 2021-04-09 富士胶片株式会社 摄像单元及摄像装置
CN110707055B (zh) * 2019-09-11 2021-12-28 长江存储科技有限责任公司 芯片、电子设备

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11506274A (ja) * 1996-03-28 1999-06-02 インテル・コーポレーション 分布中心を有する周辺マトリックス・ボール・グリッド・アレイ回路パッケージ

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4688170A (en) 1983-09-22 1987-08-18 Tau Systems Corporation Communications network for communicating with computers provided with disparate protocols
US4887148A (en) 1988-07-15 1989-12-12 Advanced Micro Devices, Inc. Pin grid array package structure
JP2670563B2 (ja) 1988-10-12 1997-10-29 富士通株式会社 半導体装置の製造方法
JPH0363944U (ja) * 1989-10-26 1991-06-21
WO1992005583A1 (en) * 1990-09-19 1992-04-02 Fujitsu Limited Semiconductor device having many lead pins
US5216278A (en) * 1990-12-04 1993-06-01 Motorola, Inc. Semiconductor device having a pad array carrier package
JP2872825B2 (ja) * 1991-05-13 1999-03-24 三菱電機株式会社 半導体装置用パッケージ
JPH04350959A (ja) * 1991-05-28 1992-12-04 Hitachi Ltd 半導体装置およびその実装体
JPH05160292A (ja) * 1991-06-06 1993-06-25 Toshiba Corp 多層パッケージ
JPH0555418A (ja) * 1991-08-23 1993-03-05 Toshiba Corp 半導体集積回路装置
US5285352A (en) * 1992-07-15 1994-02-08 Motorola, Inc. Pad array semiconductor device with thermal conductor and process for making the same
US5729894A (en) * 1992-07-21 1998-03-24 Lsi Logic Corporation Method of assembling ball bump grid array semiconductor packages
KR100280762B1 (ko) * 1992-11-03 2001-03-02 비센트 비.인그라시아 노출 후부를 갖는 열적 강화된 반도체 장치 및 그 제조방법
US5355283A (en) * 1993-04-14 1994-10-11 Amkor Electronics, Inc. Ball grid array with via interconnection
US5495397A (en) * 1993-04-27 1996-02-27 International Business Machines Corporation Three dimensional package and architecture for high performance computer
JP2708696B2 (ja) * 1993-06-30 1998-02-04 株式会社ピーエフユー 半導体素子実装コネクタ
US5490324A (en) * 1993-09-15 1996-02-13 Lsi Logic Corporation Method of making integrated circuit package having multiple bonding tiers
US5545923A (en) * 1993-10-22 1996-08-13 Lsi Logic Corporation Semiconductor device assembly with minimized bond finger connections
US5367435A (en) 1993-11-16 1994-11-22 International Business Machines Corporation Electronic package structure and method of making same
US5642261A (en) 1993-12-20 1997-06-24 Sgs-Thomson Microelectronics, Inc. Ball-grid-array integrated circuit package with solder-connected thermal conductor
US5477082A (en) * 1994-01-11 1995-12-19 Exponential Technology, Inc. Bi-planar multi-chip module
JPH07212013A (ja) * 1994-01-25 1995-08-11 Pack Vision:Kk ボール・グリッド・アレイ及びボール・グリッド・アレイ用のプリント回路基板の製造方法
US5506756A (en) 1994-01-25 1996-04-09 Intel Corporation Tape BGA package die-up/die down
JPH0851171A (ja) * 1994-05-31 1996-02-20 Sumitomo Kinzoku Ceramics:Kk 半導体セラミックパッケージ
JP2647001B2 (ja) * 1994-05-31 1997-08-27 日本電気株式会社 テープキャリアならびに半導体デバイスの実装構造およびその製造方法
US5543661A (en) * 1994-05-31 1996-08-06 Sumitomo Metal Ceramics Inc. Semiconductor ceramic package with terminal vias
US5741729A (en) * 1994-07-11 1998-04-21 Sun Microsystems, Inc. Ball grid array package for an integrated circuit
JPH0855931A (ja) 1994-08-10 1996-02-27 Dainippon Printing Co Ltd 面実装半導体搭載装置及び面実装半導体搭載装置用基板
JP3104537B2 (ja) * 1994-08-30 2000-10-30 松下電器産業株式会社 電子部品
TW353223B (en) 1995-10-10 1999-02-21 Acc Microelectronics Corp Semiconductor board providing high signal pin utilization
US5703402A (en) * 1995-11-13 1997-12-30 Acc Microelectronics Corporation Output mapping of die pad bonds in a ball grid array
JP3294490B2 (ja) * 1995-11-29 2002-06-24 株式会社日立製作所 Ｂｇａ型半導体装置
US5650660A (en) 1995-12-20 1997-07-22 Intel Corp Circuit pattern for a ball grid array integrated circuit package

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11506274A (ja) * 1996-03-28 1999-06-02 インテル・コーポレーション 分布中心を有する周辺マトリックス・ボール・グリッド・アレイ回路パッケージ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9665058B2 (en) 2013-07-19 2017-05-30 S-Printing Solution Co., Ltd. Image forming apparatus and chip

Also Published As

Publication number Publication date
KR100288065B1 (ko) 2001-05-02
CN1185892A (zh) 1998-06-24
DE69732166T2 (de) 2005-12-15
US6747362B2 (en) 2004-06-08
WO1997036466A1 (en) 1997-10-02
JP2011160009A (ja) 2011-08-18
US20060180345A1 (en) 2006-08-17
AU2070197A (en) 1997-10-17
CN1112086C (zh) 2003-06-18
MY123146A (en) 2006-05-31
IL122107A0 (en) 1998-04-05
DE69732166D1 (de) 2005-02-10
EP1482773A1 (en) 2004-12-01
JPH11506274A (ja) 1999-06-02
JP2014187410A (ja) 2014-10-02
US7543377B2 (en) 2009-06-09
US20020057558A1 (en) 2002-05-16
US5894410A (en) 1999-04-13
EP0835600B1 (en) 2005-01-05
US20040262038A1 (en) 2004-12-30
JP5247281B2 (ja) 2013-07-24
EP0835600A1 (en) 1998-04-15
KR19990014736A (ko) 1999-02-25
EP0835600A4 (en) 2000-01-12
US20080064138A1 (en) 2008-03-13
IL122107A (en) 2003-10-31

Similar Documents

Publication Publication Date Title
JP5247281B2 (ja) 分布中心を有する周辺マトリックス・ボール・グリッド・アレイ回路パッケージ
US6525942B2 (en) Heat dissipation ball grid array package
US5898219A (en) Custom corner attach heat sink design for a plastic ball grid array integrated circuit package
US6621156B2 (en) Semiconductor device having stacked multi chip module structure
US6448639B1 (en) Substrate having specific pad distribution
US7514768B2 (en) Package structure for a semiconductor device incorporating enhanced solder bump structure
US20090218679A1 (en) Chip package and process thereof
US20050205970A1 (en) [package with stacked substrates]
US5455387A (en) Semiconductor package with chip redistribution interposer
US5650660A (en) Circuit pattern for a ball grid array integrated circuit package
EP1487017A2 (en) Thermally Enhanced Substrate for a BGA
US6403896B1 (en) Substrate having specific pad distribution
US6674163B1 (en) Package structure for a semiconductor device
US6747352B1 (en) Integrated circuit having multiple power/ground connections to a single external terminal
JP2003007914A (ja) 半導体装置
JP4225243B2 (ja) 半導体装置及び基板接続構造
JP3348562B2 (ja) 半導体パッケージの実装構造
JPS645893Y2 (ja)
US20020023766A1 (en) Method and apparatus for polygonal heat slug
JP2000068399A (ja) 半導体装置
KR19990003745U (ko) 적층형 플립 칩(Flip chip) 패키지
JP2001044320A (ja) 半導体チップ搭載基板

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080723

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101130

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20110228

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20110303

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110526

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120327

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120627

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130319

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130409

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160419

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term