JP2001044320A - 半導体チップ搭載基板 - Google Patents
半導体チップ搭載基板Info
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- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Abstract
(57)【要約】
【課題】 半導体チップをフェースアップ、又はフェー
スダウンの何れの方法であっても接続できる半導体チッ
プ搭載基板を提供する。 【解決手段】 ベース基板１１上に搭載されるインター
ポーザ１２には、搭載される半導体チップ３９をフェー
スアップ状態で半導体チップ３９の各電極パッド４０に
接続されるフェースアップ用接続端子２９と、半導体チ
ップ３９にフェースダウン状態で各電極パッド４０に接
続されるフェースダウン用接続端子２８とを備え、しか
も、半導体チップ３９の同一電極パッド４０が接続され
るそれぞれのフェースアップ用接続端子２９に１対１に
対応するフェースダウン用接続端子２８は連結リード３
２、３３によって連結されて、インターポーザ１２上に
半導体チップ３９がフェースアップ状態及びフェースダ
ウン状態の何れであっても搭載可能となっている。
スダウンの何れの方法であっても接続できる半導体チッ
プ搭載基板を提供する。 【解決手段】 ベース基板１１上に搭載されるインター
ポーザ１２には、搭載される半導体チップ３９をフェー
スアップ状態で半導体チップ３９の各電極パッド４０に
接続されるフェースアップ用接続端子２９と、半導体チ
ップ３９にフェースダウン状態で各電極パッド４０に接
続されるフェースダウン用接続端子２８とを備え、しか
も、半導体チップ３９の同一電極パッド４０が接続され
るそれぞれのフェースアップ用接続端子２９に１対１に
対応するフェースダウン用接続端子２８は連結リード３
２、３３によって連結されて、インターポーザ１２上に
半導体チップ３９がフェースアップ状態及びフェースダ
ウン状態の何れであっても搭載可能となっている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体チップ搭載
基板（詳細には半導体集積回路チップ搭載基板をいう）
に係り、特に、同一の半導体チップをフェースアップ及
びフィースダウンの何れであっても搭載可能な半導体チ
ップ搭載基板に関する。
基板（詳細には半導体集積回路チップ搭載基板をいう）
に係り、特に、同一の半導体チップをフェースアップ及
びフィースダウンの何れであっても搭載可能な半導体チ
ップ搭載基板に関する。
【０００２】
【従来の技術】半導体チップ搭載基板に半導体チップを
実装する形態としては、フェースアップ方式と、フェー
スダウン方式がある。フェースアップ方式は、半導体チ
ップ搭載基板の半導体チップ搭載領域に、全体が平坦な
主面に信号、電源、接地用の多数の電極パッドが配置さ
れた半導体チップの能動素子面を上に向けて搭載し、半
導体チップ搭載領域の周辺に配置された内部接続端子パ
ッドと前記した電極パッドの間を例えばワイヤボンディ
ング接続技術によって連結するものである。一方、フェ
ースダウン方式は、半導体チップ搭載基板の半導体チッ
プ搭載領域に、全体が平坦な主面に信号、電源、接地用
の多数の電極パッドが配置された半導体チップの能動素
子面を下に向けて搭載し、半導体チップ搭載領域内に配
置された内部接続端子パッドと前記した電極パッドとを
それぞれ電極パッド上に形成されたバンプを介して一括
接続されることによって実装するものである。
実装する形態としては、フェースアップ方式と、フェー
スダウン方式がある。フェースアップ方式は、半導体チ
ップ搭載基板の半導体チップ搭載領域に、全体が平坦な
主面に信号、電源、接地用の多数の電極パッドが配置さ
れた半導体チップの能動素子面を上に向けて搭載し、半
導体チップ搭載領域の周辺に配置された内部接続端子パ
ッドと前記した電極パッドの間を例えばワイヤボンディ
ング接続技術によって連結するものである。一方、フェ
ースダウン方式は、半導体チップ搭載基板の半導体チッ
プ搭載領域に、全体が平坦な主面に信号、電源、接地用
の多数の電極パッドが配置された半導体チップの能動素
子面を下に向けて搭載し、半導体チップ搭載領域内に配
置された内部接続端子パッドと前記した電極パッドとを
それぞれ電極パッド上に形成されたバンプを介して一括
接続されることによって実装するものである。
【０００３】半導体チップを実装する半導体チップ搭載
基板は、全体が平坦な上面と下面とを有し、更に上下を
貫通しその内部に導電性部材で満たされた複数のビアホ
ールを設けた電気的絶縁性部材が用いられ、この電気的
絶縁性部材の上面には半導体チップを搭載する半導体チ
ップ搭載領域部を備え、この半導体チップ搭載領域部の
周辺又は内側に、半導体チップの信号や電源及び接地用
の電極パッドと接続する内部接続端子パッドが配置され
ている。更に、この半導体チップ搭載基板の上面側に
は、前記内部接続端子パッドと前記ビアホールとの間を
一対一で連結する複数の導体リードを備える第１の導体
回路パターンを備え、下面側にはエリアアレイ状（例え
ば、ランドグリッドアレイ、パッドグリッドアレイ）に
配列された外部実装用接続端子ランドと前記ビアホール
（フィルドビア）との間を一対一で連結する複数の導体
リードを具備する第２の導体回路パターンを備え、前記
第１の導体回路パターンと第２の導体回路パターンと前
記ビアホールを介して電気的導通回路が形成されてい
る。
基板は、全体が平坦な上面と下面とを有し、更に上下を
貫通しその内部に導電性部材で満たされた複数のビアホ
ールを設けた電気的絶縁性部材が用いられ、この電気的
絶縁性部材の上面には半導体チップを搭載する半導体チ
ップ搭載領域部を備え、この半導体チップ搭載領域部の
周辺又は内側に、半導体チップの信号や電源及び接地用
の電極パッドと接続する内部接続端子パッドが配置され
ている。更に、この半導体チップ搭載基板の上面側に
は、前記内部接続端子パッドと前記ビアホールとの間を
一対一で連結する複数の導体リードを備える第１の導体
回路パターンを備え、下面側にはエリアアレイ状（例え
ば、ランドグリッドアレイ、パッドグリッドアレイ）に
配列された外部実装用接続端子ランドと前記ビアホール
（フィルドビア）との間を一対一で連結する複数の導体
リードを具備する第２の導体回路パターンを備え、前記
第１の導体回路パターンと第２の導体回路パターンと前
記ビアホールを介して電気的導通回路が形成されてい
る。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
半導体チップ搭載基板では、接続部の信頼性は半導体チ
ップと基板との熱膨張率の熱整合によって決まるので、
フェースダウン方式で半導体チップの搭載を行う場合に
は、半導体チップと基板との組み合わせが必要である。
一方、回路設計の都合上、熱整合が取れない組み合わせ
では、同一の半導体チップを表裏逆転する（即ち、フェ
ースアップにする）とボンディングワイヤが熱応力や歪
みを吸収するので、使用できる場合があるが、半導体チ
ップを表裏逆転すると左右の電極パッドの位置が逆転す
るので、フェースダウンにてアタッチしていた半導体チ
ップをフェースアップでアタッチさせようとした場合、
又はその逆の場合には、ベース基板の配線が逆になるの
で、半導体チップのデザイン変更（ウェハー上に再配線
パターンを形成）、もしくは半導体チップ搭載基板の回
路デザイン変更を行って対応する必要がある。このた
め、２種類の半導体チップ搭載基板を用意する必要があ
り、実装形態の自由度が制約されるという問題があっ
た。本発明はかかる事情に鑑みてなされたもので、半導
体チップをフェースアップ、又はフェースダウンの何れ
の方法であっても接続できる半導体チップ搭載基板を提
供することを目的とする。
半導体チップ搭載基板では、接続部の信頼性は半導体チ
ップと基板との熱膨張率の熱整合によって決まるので、
フェースダウン方式で半導体チップの搭載を行う場合に
は、半導体チップと基板との組み合わせが必要である。
一方、回路設計の都合上、熱整合が取れない組み合わせ
では、同一の半導体チップを表裏逆転する（即ち、フェ
ースアップにする）とボンディングワイヤが熱応力や歪
みを吸収するので、使用できる場合があるが、半導体チ
ップを表裏逆転すると左右の電極パッドの位置が逆転す
るので、フェースダウンにてアタッチしていた半導体チ
ップをフェースアップでアタッチさせようとした場合、
又はその逆の場合には、ベース基板の配線が逆になるの
で、半導体チップのデザイン変更（ウェハー上に再配線
パターンを形成）、もしくは半導体チップ搭載基板の回
路デザイン変更を行って対応する必要がある。このた
め、２種類の半導体チップ搭載基板を用意する必要があ
り、実装形態の自由度が制約されるという問題があっ
た。本発明はかかる事情に鑑みてなされたもので、半導
体チップをフェースアップ、又はフェースダウンの何れ
の方法であっても接続できる半導体チップ搭載基板を提
供することを目的とする。
【０００５】
【課題を解決するための手段】前記目的に沿う本発明に
係る半導体チップ搭載基板は、下部に実装用外部接続端
子を備えるベース基板と、該ベース基板上に載置されて
搭載される半導体チップと前記ベース基板との電気的接
続を行うインターポーザとを有する半導体チップ搭載基
板であって、前記インターポーザには、搭載される前記
半導体チップをフェースアップ状態で該半導体チップの
各電極パッドに接続されるフェースアップ用接続端子
と、前記半導体チップにフェースダウン状態で前記各電
極パッドに接続されるフェースダウン用接続端子とを備
え、しかも、前記半導体チップの同一電極パッドが接続
されるそれぞれのフェースアップ用接続端子は対応する
フェースダウン用接続端子に１対１に連結リードによっ
て連結されて、前記インターポーザ上に前記半導体チッ
プがフェースアップ状態及びフェースダウン状態の何れ
であっても搭載可能となっている。
係る半導体チップ搭載基板は、下部に実装用外部接続端
子を備えるベース基板と、該ベース基板上に載置されて
搭載される半導体チップと前記ベース基板との電気的接
続を行うインターポーザとを有する半導体チップ搭載基
板であって、前記インターポーザには、搭載される前記
半導体チップをフェースアップ状態で該半導体チップの
各電極パッドに接続されるフェースアップ用接続端子
と、前記半導体チップにフェースダウン状態で前記各電
極パッドに接続されるフェースダウン用接続端子とを備
え、しかも、前記半導体チップの同一電極パッドが接続
されるそれぞれのフェースアップ用接続端子は対応する
フェースダウン用接続端子に１対１に連結リードによっ
て連結されて、前記インターポーザ上に前記半導体チッ
プがフェースアップ状態及びフェースダウン状態の何れ
であっても搭載可能となっている。
【０００６】また、本発明に係る半導体チップ搭載基板
において、前記ベース基板は、所定数の第１のビアホー
ルが形成された第１の絶縁シートと、前記第１の絶縁シ
ートの上面側に設けられ、一端は前記インターポーザの
外部接続端子の何れか１に連結される内部接続端子パッ
ドを備え他端は前記第１のビアホールの一つに接続され
る基板側上リードを所定数備える上側導体回路パターン
と、前記第１の絶縁シートの下面側に設けられ、一端は
前記第１のビアホールの一つに接続され他端はエリアア
レイ状に配列された複数の外部実装用端子パッドが設け
られた基板側下リードを所定数有する下側導体回路パタ
ーンとを備えるようにすることも可能である。そして、
本発明の半導体チップ搭載基板において、前記インター
ポーザは、上面側に半導体チップ搭載領域部を備えた第
２の絶縁シートを備え、該第２の絶縁シートの上面側に
形成された前記各フェースアップ用接続端子及び／又は
フェースダウン用接続端子に第２のビアホールを介して
連接される前記外部接続端子を該第２の絶縁シートの下
面側に備え、しかも、前記連結リードは該第２の絶縁シ
ートの表裏に分割して形成することも可能である。
において、前記ベース基板は、所定数の第１のビアホー
ルが形成された第１の絶縁シートと、前記第１の絶縁シ
ートの上面側に設けられ、一端は前記インターポーザの
外部接続端子の何れか１に連結される内部接続端子パッ
ドを備え他端は前記第１のビアホールの一つに接続され
る基板側上リードを所定数備える上側導体回路パターン
と、前記第１の絶縁シートの下面側に設けられ、一端は
前記第１のビアホールの一つに接続され他端はエリアア
レイ状に配列された複数の外部実装用端子パッドが設け
られた基板側下リードを所定数有する下側導体回路パタ
ーンとを備えるようにすることも可能である。そして、
本発明の半導体チップ搭載基板において、前記インター
ポーザは、上面側に半導体チップ搭載領域部を備えた第
２の絶縁シートを備え、該第２の絶縁シートの上面側に
形成された前記各フェースアップ用接続端子及び／又は
フェースダウン用接続端子に第２のビアホールを介して
連接される前記外部接続端子を該第２の絶縁シートの下
面側に備え、しかも、前記連結リードは該第２の絶縁シ
ートの表裏に分割して形成することも可能である。
【０００７】
【発明の実施の形態】続いて、添付した図面を参照しつ
つ、本発明を具体化した実施の形態につき説明し、本発
明の理解に供する。ここに、図１は本発明の一実施の形
態に係る半導体チップ搭載基板の平面図、図２は同半導
体チップ搭載基板のベース基板の平面図、図３は同半導
体チップ搭載基板のベース基板の底面図、図４（Ａ）、
（Ｂ）、（Ｃ）はそれぞれ同半導体チップ搭載基板のイ
ンターポーザの平面図、側面図、底面図、図５、図６は
同半導体チップ搭載基板の使用状態を示す断面図であ
る。
つ、本発明を具体化した実施の形態につき説明し、本発
明の理解に供する。ここに、図１は本発明の一実施の形
態に係る半導体チップ搭載基板の平面図、図２は同半導
体チップ搭載基板のベース基板の平面図、図３は同半導
体チップ搭載基板のベース基板の底面図、図４（Ａ）、
（Ｂ）、（Ｃ）はそれぞれ同半導体チップ搭載基板のイ
ンターポーザの平面図、側面図、底面図、図５、図６は
同半導体チップ搭載基板の使用状態を示す断面図であ
る。
【０００８】図１〜図４に示すように本発明の一実施の
形態に係る半導体チップ搭載基板１０はベース基板１１
とその上に搭載されるインターポーザ１２とを有してい
る。ベース基板１１は図２、図３に示すように、略四角
形のガラスエポキシ樹脂やポリイミド樹脂等の第１の絶
縁シート１３を備え、絶縁シート１３の上側には上側導
体回路パターン１４が設けられ、下側には下側導体回路
パターン１５が設けられている。絶縁シート１３の上面
側中央にはインターポーザ１２の搭載領域１６が形成さ
れている。なお、この搭載領域１６の更に内側には開口
１７を設けることも可能である。前記上側導体回路パタ
ーン１４は、図２に示すように、内側に内部接続端子パ
ッド１８を有し外側のビアホール（第１のビアホール）
１９に接続される接続リードとなる基板側上リード２０
を多数備えている。また、前記下側導体回路パターン１
５は、ビアホール１９を外側端部に、外部実装用端子パ
ッド２１を内側に有する接続リードとなる基板側下リー
ド２２を多数備えている。それぞれのエリアアレイ状に
配置された外部実装用端子パッド２１には、例えば、図
５、図６に示すように、実装用外部接続端子となるソル
ダーバンプ２３が取付けられるようになっている。
形態に係る半導体チップ搭載基板１０はベース基板１１
とその上に搭載されるインターポーザ１２とを有してい
る。ベース基板１１は図２、図３に示すように、略四角
形のガラスエポキシ樹脂やポリイミド樹脂等の第１の絶
縁シート１３を備え、絶縁シート１３の上側には上側導
体回路パターン１４が設けられ、下側には下側導体回路
パターン１５が設けられている。絶縁シート１３の上面
側中央にはインターポーザ１２の搭載領域１６が形成さ
れている。なお、この搭載領域１６の更に内側には開口
１７を設けることも可能である。前記上側導体回路パタ
ーン１４は、図２に示すように、内側に内部接続端子パ
ッド１８を有し外側のビアホール（第１のビアホール）
１９に接続される接続リードとなる基板側上リード２０
を多数備えている。また、前記下側導体回路パターン１
５は、ビアホール１９を外側端部に、外部実装用端子パ
ッド２１を内側に有する接続リードとなる基板側下リー
ド２２を多数備えている。それぞれのエリアアレイ状に
配置された外部実装用端子パッド２１には、例えば、図
５、図６に示すように、実装用外部接続端子となるソル
ダーバンプ２３が取付けられるようになっている。
【０００９】前記インターポーザ１２は、図４（Ａ）〜
（Ｃ）に示すように、略四角形のガラスエポキシ樹脂や
ポリイミド樹脂等の第２の絶縁シート２４を備え、絶縁
シート２４の上側には半導体チップ搭載領域部２７が確
保され、上面内側に枠状に配置されているフェースダウ
ン用接続端子２８と、その外側に枠状に形成されるフェ
ースアップ用接続端子２９とを有している。これらのフ
ェースダウン用接続端子２８及びフェースアップ用接続
端子２９はビアホール（第２のビアホール）によって下
面側の外部接続端子３０、３１にそれぞれ接続されてい
る。また、半導体チップ３９の同一電極パッド４０（図
５、図６参照）に接続されるフェースダウン用接続端子
２８とフェースアップ用接続端子２９は上面側及び下面
側に形成されている連結リード３２、３３によって左右
対称に１対１に連結されている。このように、連結リー
ド３２、３３を絶縁シート２４の上面側及び下面側に分
けることによって最短の連結を図っているが、片側のみ
に連結リードを配置することも可能である。なお、絶縁
シート２４の表裏に四隅に設けられているのは基板の安
定を保つ台座３４、３５である。
（Ｃ）に示すように、略四角形のガラスエポキシ樹脂や
ポリイミド樹脂等の第２の絶縁シート２４を備え、絶縁
シート２４の上側には半導体チップ搭載領域部２７が確
保され、上面内側に枠状に配置されているフェースダウ
ン用接続端子２８と、その外側に枠状に形成されるフェ
ースアップ用接続端子２９とを有している。これらのフ
ェースダウン用接続端子２８及びフェースアップ用接続
端子２９はビアホール（第２のビアホール）によって下
面側の外部接続端子３０、３１にそれぞれ接続されてい
る。また、半導体チップ３９の同一電極パッド４０（図
５、図６参照）に接続されるフェースダウン用接続端子
２８とフェースアップ用接続端子２９は上面側及び下面
側に形成されている連結リード３２、３３によって左右
対称に１対１に連結されている。このように、連結リー
ド３２、３３を絶縁シート２４の上面側及び下面側に分
けることによって最短の連結を図っているが、片側のみ
に連結リードを配置することも可能である。なお、絶縁
シート２４の表裏に四隅に設けられているのは基板の安
定を保つ台座３４、３５である。
【００１０】続いて、図５、図６を参照しながら、この
半導体チップ搭載基板１０を用いた半導体装置３７、３
８について説明する。図５に示す半導体装置３７は半導
体チップ３９を絶縁性接着剤等を用いてフェースアップ
状態で搭載したもので、インターポーザ１２の半導体チ
ップ搭載領域部２７に半導体チップ３９を搭載してい
る。半導体チップ３９の各電極パッド４０と対応するイ
ンターポーザ１２のフェースアップ用接続端子２９と
は、例えばボンディングワイヤ４１によって連結されて
いる。インターポーザ１２の下面側にある各外部接続端
子３１とベース基板１１の上面側にある対応する内部接
続端子パッド１８が連結されている。この連結は、双方
に貴金属めっきを施して圧接してもよいし、導電性接着
剤やハンダ等、場合によって、金属表面を活性状態にし
ておき加熱圧接することもできる。ベース基板１１の上
面側は封止樹脂４２で樹脂封止され、下面側の外部実装
用端子パッド２１にはソルダーバンプ２３が設けられ、
その他の部分はソルダーレジスト膜４３が覆われてい
る。これによって、半導体チップ３９の各電極パッド４
０に各ソルダーバンプ２３が１対１で電気的に接続され
ている。
半導体チップ搭載基板１０を用いた半導体装置３７、３
８について説明する。図５に示す半導体装置３７は半導
体チップ３９を絶縁性接着剤等を用いてフェースアップ
状態で搭載したもので、インターポーザ１２の半導体チ
ップ搭載領域部２７に半導体チップ３９を搭載してい
る。半導体チップ３９の各電極パッド４０と対応するイ
ンターポーザ１２のフェースアップ用接続端子２９と
は、例えばボンディングワイヤ４１によって連結されて
いる。インターポーザ１２の下面側にある各外部接続端
子３１とベース基板１１の上面側にある対応する内部接
続端子パッド１８が連結されている。この連結は、双方
に貴金属めっきを施して圧接してもよいし、導電性接着
剤やハンダ等、場合によって、金属表面を活性状態にし
ておき加熱圧接することもできる。ベース基板１１の上
面側は封止樹脂４２で樹脂封止され、下面側の外部実装
用端子パッド２１にはソルダーバンプ２３が設けられ、
その他の部分はソルダーレジスト膜４３が覆われてい
る。これによって、半導体チップ３９の各電極パッド４
０に各ソルダーバンプ２３が１対１で電気的に接続され
ている。
【００１１】図６に示す半導体装置３８においては、イ
ンターポーザ１２の上に半導体チップ３９がフェースダ
ウン状態で搭載されている。この時、半導体チップ３９
の各電極パッド４０は直接フェースダウン用接続端子２
８に接続されている。各フェースダウン用接続端子２８
は絶縁シート２４の表裏に設けられている連結リード３
２、３３によって左右対称に外部接続端子３１に連結さ
れているので、外部接続端子３１をベース基板１１の外
部実装用端子パッド２１に連結することによって、下部
のソルダーバンプ２３と半導体チップ３９の電極パッド
４０が１対１で電気的に接合されることになる。この場
合、半導体チップ３９をフェースアップ状態で載せた場
合と同じ電気的出力が実装用外部接続端子となるソルダ
ーバンプ２３に得られるので、この半導体装置３８を実
装する回路基板の配線替えを行わなくて済むという利点
があり、半導体チップ３９をフェースダウン状態で搭載
した場合には、半導体チップ３９をフェースアップ状態
で搭載した場合より更にその高さを低くすることができ
る。
ンターポーザ１２の上に半導体チップ３９がフェースダ
ウン状態で搭載されている。この時、半導体チップ３９
の各電極パッド４０は直接フェースダウン用接続端子２
８に接続されている。各フェースダウン用接続端子２８
は絶縁シート２４の表裏に設けられている連結リード３
２、３３によって左右対称に外部接続端子３１に連結さ
れているので、外部接続端子３１をベース基板１１の外
部実装用端子パッド２１に連結することによって、下部
のソルダーバンプ２３と半導体チップ３９の電極パッド
４０が１対１で電気的に接合されることになる。この場
合、半導体チップ３９をフェースアップ状態で載せた場
合と同じ電気的出力が実装用外部接続端子となるソルダ
ーバンプ２３に得られるので、この半導体装置３８を実
装する回路基板の配線替えを行わなくて済むという利点
があり、半導体チップ３９をフェースダウン状態で搭載
した場合には、半導体チップ３９をフェースアップ状態
で搭載した場合より更にその高さを低くすることができ
る。
【００１２】
【発明の効果】請求項１〜３記載の半導体チップ搭載基
板においては、ベース基板の上にフェースダウン用接続
端子とフェースアップ用接続端子を備えるインターポー
ザを配置しているので、半導体チップをフェースアップ
又はフェースダウンの何れの状態でも搭載でき、これに
よって、配線距離の短縮、放熱性、基板と半導体チップ
との熱膨張差に伴う耐熱応力等を考慮して、最適の半導
体チップの搭載が可能となる。そして、各フェースダウ
ン用接続端子と対応する各フェースアップ用接続端子と
は連結リードによって連結されているので、半導体チッ
プがフェースアップ、フェースダウンの何れの場合であ
っても、ベース基板の下部に設けられている実装用外部
接続端子は半導体チップの同一の電極パッドに連結され
ている。従って、この半導体チップ搭載基板を用いた半
導体装置を搭載する実装基板の配線を変えることなく、
半導体チップの搭載状態を選択できる。特に、請求項３
記載の半導体チップ搭載基板においては、連結リードは
第２の絶縁シートの表裏に分割して形成されているの
で、より短いリードの配線が行える。
板においては、ベース基板の上にフェースダウン用接続
端子とフェースアップ用接続端子を備えるインターポー
ザを配置しているので、半導体チップをフェースアップ
又はフェースダウンの何れの状態でも搭載でき、これに
よって、配線距離の短縮、放熱性、基板と半導体チップ
との熱膨張差に伴う耐熱応力等を考慮して、最適の半導
体チップの搭載が可能となる。そして、各フェースダウ
ン用接続端子と対応する各フェースアップ用接続端子と
は連結リードによって連結されているので、半導体チッ
プがフェースアップ、フェースダウンの何れの場合であ
っても、ベース基板の下部に設けられている実装用外部
接続端子は半導体チップの同一の電極パッドに連結され
ている。従って、この半導体チップ搭載基板を用いた半
導体装置を搭載する実装基板の配線を変えることなく、
半導体チップの搭載状態を選択できる。特に、請求項３
記載の半導体チップ搭載基板においては、連結リードは
第２の絶縁シートの表裏に分割して形成されているの
で、より短いリードの配線が行える。
【図１】本発明の一実施の形態に係る半導体チップ搭載
基板の平面図である。
基板の平面図である。
【図２】同半導体チップ搭載基板のベース基板の平面図
である。
である。
【図３】同半導体チップ搭載基板のベース基板の底面図
である。
である。
【図４】（Ａ）、（Ｂ）、（Ｃ）はそれぞれ同半導体チ
ップ搭載基板のインターポーザの平面図、側面図、底面
図である。
ップ搭載基板のインターポーザの平面図、側面図、底面
図である。
【図５】同半導体チップ搭載基板の使用状態を示す断面
図である。
図である。
【図６】同半導体チップ搭載基板の使用状態を示す断面
図である。
図である。
１０：半導体チップ搭載基板、１１：ベース基板、１
２：インターポーザ、１３：第１の絶縁シート、１４：
上側導体回路パターン、１５：下側導体回路パターン、
１６：搭載領域、１７：開口、１８：内部接続端子パッ
ド、１９：ビアホール、２０：基板側上リード、２１：
外部実装用端子パッド、２２：基板側下リード、２３：
ソルダーバンプ、２４：第２の絶縁シート、２７：半導
体チップ搭載領域部、２８：フェースダウン用接続端
子、２９：フェースアップ用接続端子、３０、３１：外
部接続端子、３２、３３：連結リード、３４、３５：台
座、３７、３８：半導体装置、３９：半導体チップ、４
０：電極パッド、４１：ボンディングワイヤ、４２：封
止樹脂、４３：ソルダーレジスト膜
２：インターポーザ、１３：第１の絶縁シート、１４：
上側導体回路パターン、１５：下側導体回路パターン、
１６：搭載領域、１７：開口、１８：内部接続端子パッ
ド、１９：ビアホール、２０：基板側上リード、２１：
外部実装用端子パッド、２２：基板側下リード、２３：
ソルダーバンプ、２４：第２の絶縁シート、２７：半導
体チップ搭載領域部、２８：フェースダウン用接続端
子、２９：フェースアップ用接続端子、３０、３１：外
部接続端子、３２、３３：連結リード、３４、３５：台
座、３７、３８：半導体装置、３９：半導体チップ、４
０：電極パッド、４１：ボンディングワイヤ、４２：封
止樹脂、４３：ソルダーレジスト膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 今田 光彦 福岡県北九州市八幡西区小嶺２丁目10−１ 株式会社三井ハイテック内 Ｆターム(参考） 5F044 AA10 JJ03 KK08 LL00 RR08 RR16
Claims (3)
- 【請求項１】 下部に実装用外部接続端子を備えるベー
ス基板と、該ベース基板上に載置されて搭載される半導
体チップと前記ベース基板との電気的接続を行うインタ
ーポーザとを有する半導体チップ搭載基板であって、前
記インターポーザには、搭載される前記半導体チップを
フェースアップ状態で該半導体チップの各電極パッドに
接続されるフェースアップ用接続端子と、前記半導体チ
ップにフェースダウン状態で前記各電極パッドに接続さ
れるフェースダウン用接続端子とを備え、しかも、前記
半導体チップの同一電極パッドが接続されるそれぞれの
フェースアップ用接続端子は対応するフェースダウン用
接続端子に１対１に連結リードによって連結されて、前
記インターポーザ上に前記半導体チップがフェースアッ
プ状態及びフェースダウン状態の何れであっても搭載可
能なことを特徴とする半導体チップ搭載基板。 - 【請求項２】 請求項１記載の半導体チップ搭載基板に
おいて、前記ベース基板は、所定数の第１のビアホール
が形成された第１の絶縁シートと、前記第１の絶縁シー
トの上面側に設けられ、一端は前記インターポーザの外
部接続端子の何れか１に連結される内部接続端子パッド
を備え他端は前記第１のビアホールの一つに接続される
基板側上リードを所定数備える上側導体回路パターン
と、前記第１の絶縁シートの下面側に設けられ、一端は
前記第１のビアホールの一つに接続され他端はエリアア
レイ状に配列された複数の外部実装用端子パッドが設け
られた基板側下リードを所定数有する下側導体回路パタ
ーンとを備えることを特徴とする半導体チップ搭載基
板。 - 【請求項３】 請求項２記載の半導体チップ搭載基板に
おいて、前記インターポーザは、上面側に半導体チップ
搭載領域部を備えた第２の絶縁シートを備え、該第２の
絶縁シートの上面側に形成された前記各フェースアップ
用接続端子及び／又はフェースダウン用接続端子に第２
のビアホールを介して連接される前記外部接続端子を該
第２の絶縁シートの下面側に備え、しかも、前記連結リ
ードは該第２の絶縁シートの表裏に分割して形成されて
いることを特徴とする半導体チップ搭載基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21423899A JP2001044320A (ja) | 1999-07-28 | 1999-07-28 | 半導体チップ搭載基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21423899A JP2001044320A (ja) | 1999-07-28 | 1999-07-28 | 半導体チップ搭載基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001044320A true JP2001044320A (ja) | 2001-02-16 |
Family
ID=16652480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21423899A Pending JP2001044320A (ja) | 1999-07-28 | 1999-07-28 | 半導体チップ搭載基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001044320A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010103442A (ja) * | 2008-10-27 | 2010-05-06 | Tdk Corp | 電子部品用の実装基板 |
-
1999
- 1999-07-28 JP JP21423899A patent/JP2001044320A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010103442A (ja) * | 2008-10-27 | 2010-05-06 | Tdk Corp | 電子部品用の実装基板 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041101 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050607 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20051018 |