JP2872825B2 - 半導体装置用パッケージ - Google Patents

半導体装置用パッケージ

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、基板の一面に半導体
集積回路や半導体チップを搭載し、他面に複数個の外部
端子を突設した半導体装置用パッケージに関し、特に外
部端子の配置構造に関するものである。
【０００２】
【従来の技術】従来の半導体装置用パッケージとして
は、図８及び図９に外観形状を示すような構成のものが
知られている。このパッケージは一般的にピン・グリッ
ド・アレイ・パッケージと呼ばれており、このピン・グ
リッド・アレイ・パッケージは、矩形状の基板１０１の
一面に、半導体素子としての矩形状のクオッド・フラッ
ド・パッケージ（Ｑｕａｄ Ｆｌａｄ Ｐａｃｋａｇ
ｅ）１０２（以下単にＱＦＰと略称）を載置して、この
ＱＦＰ１０２の外周縁部より外側に延びる多数の接続端
子１０３を、矩形のＱＦＰ１０２の各外周辺から所定距
離をおいて平行に整列して基板上に予め形成された、対
応する導電性の搭載用ランド部１０４の端子片１０４ａ
に半田付け等により接続し、各端子片１０４ａを、細い
導線１０５により、基板１０１の他側面に突設された対
応する外部端子１０６に接続して構成されている。各外
部端子１０６は、基端を、基板１０１に穿設されて格子
状に配置された多数の貫通ホール（図示せず）に挿入さ
れて、半田付け等により基板１０１に固着されている。
【０００３】
【発明が解決しようとする課題】ところで、このように
構成された従来のＰＧＡパッケージでは、多数の外部端
子１０６が、同一のピッチ（例えば、２．５４ｍｍ、
１．７８ｍｍあるいは１．２７ｍｍ等のピッチ）で格子
状に配置されている。このため、外部端子１０６と端子
ランド部１０４の端子片１０４ａとを接続する配線は、
互いに隣接する外部端子１０６の間を、それらに接触し
ないように配線しなければならず、従って、外部端子間
のピッチが狭くなったり、搭載されるＱＦＰ１０２の端
子数が増加すると、配線が困難になるという問題点があ
った。特に、搭載用ランド部１０４に近い外部端子間ほ
ど多くの配線を通過させなければならず、従って配線が
不可能になるのは端子ランド部に近い部分からである。
【０００４】この発明は、上述した従来の半導体装置用
パッケージの問題点を解消しようとするもので、その目
的は、基板上に搭載する半導体集積回路や半導体チップ
等の半導体素子の端子数が従来のものよりも増加して
も、半導体集積回路の端子に接続された搭載用ランド部
の端子片、あるいは半導体チップの端子に接続された内
部端子等と外部端子とを接続する配線を効率良く容易に
行うことができるようにすることにある。
【０００５】
【課題を解決するための手段】この発明に係る半導体装
置用パッケージは、基板の一面に半導体集積回路あるい
は半導体チップが搭載されるとともに、他面に多数の外
部端子が突設され、半導体集積回路あるいは半導体チッ
プの端子に各別に接続された搭載用ランド部の端子片あ
るいは内部端子が基板に形成された配線回路を介して外
部端子に各別に接続され、外部端子は、それらの隣接す
るもの同士の間隔が搭載用ランド部あるいは内部端子に
近いほど広くなるように配置される。
【０００６】
【作用】この発明における半導体装置用パッケージで
は、基板上に搭載される半導体集積回路や半導体チップ
の端子数が増加しても、搭載用ランド部や内部端子の近
くの外部端子間の間隔が遠くの外部端子間の間隔よりも
広いので、搭載用ランド部や内部端子近辺において、隣
接する外部端子間に複数の配線を容易に行うことがで
き、配線効率が向上する。
【０００７】
【実施例】以下、この発明の実施例を図面に基づいて説
明する。図１乃至図３は、この発明に係る半導体装置用
パッケージの第１実施例を示すもので、これらの図によ
り、本発明パッケージの基本的な構成が表されている。
【０００８】図１は、第１実施例による半導体装置用パ
ッケージの平面図、図２はその側面図、図３はこの実施
例の配線状態を示す、図１の部分拡大平面図である。
【０００９】この実施例では、図１及び図３に示すよう
に、矩形の基板１の表面には、基板１中央に搭載される
半導体集積回路としての矩形のＱＦＰ（図示しないが、
図８のＱＦＰ１０２と同様のもの）の各辺に平行に整列
して、多数の端子片４ａを有する４本の搭載用ランド部
４が形成され、一列に整列した各ランド部４の内側に２
列の外部端子６が整列して平行に配置されるとともに、
各ランド部４の外側にも２列の外部端子６が整列して平
行に配置されている。図２に示すように、外部端子６は
その基端部において基板１に植設されて半田付けされ、
その先端部が基板１の裏面から垂直に突出している。図
３に示すように、搭載用ランド部４の端子片４ａは、基
板１に形成された配線回路７を介して、対応する外部端
子６に各別に接続されている。図１及び図３から明らか
なように、これら外部端子６のうち一列に配置されて互
いに隣接するもの同士の間隔（ピッチ）は略一定である
が、各搭載用ランド部４に沿って平行に配置された外部
端子６の列のうち該搭載用ランド部４に近い端子列の隣
接端子間のピッチは、遠い端子列の隣接端子間のピッチ
よりも広くなっている。図示例では、各搭載用ランド部
４に近接する端子列の端子間ピッチは、その外側及び内
側の端子列の端子間ピッチの約２倍の大きさになってい
る。一般的には、１列に整列された外部端子間のピッチ
は、隣接端子間を通過させる配線の本数と、配線の加工
幅等に基づいて決められる。
【００１０】以上のように、この実施例における基板１
の外部端子６のピッチは、搭載用ランド部４に近いほど
広くなっているので、隣接端子間の通過可能配線本数
は、搭載用ランド部４に近いほど多くなる。従って、可
級的に多くの端子を有する集積回路を基板１に搭載する
ことができる。
【００１１】なお、上記実施例の基板１としては、積層
板を用いてもよいし、単一層からなるセラミック基板を
用いてもよい。
【００１２】図４乃至図７は本発明の第２実施例を示し
ている。この実施例は、半導体素子としてＱＦＰの代わ
りにベアチップを基板上に搭載したものである。すなわ
ち、絶縁ケースとしてのピン・グリド・アレイ・パッケ
ージ１０（以下ＰＧＡパッケージと略称）は、その一面
にチップ搭載用の凹陥部１１ａが形成された、基板とし
ての積層板１１と、その凹陥部１１ａを閉鎖する蓋体１
２とにより構成され、積層板１１の凹陥部１１ａ内に、
半導体素子としてのＩＣ等の矩形の半導体チップ１３を
収納して、半導体チップ１３の一側面上に形成された端
子としての多数の電極１４を、凹陥部１１ａの周囲に形
成された、多数の内部端子１５に細い導線１６により接
続した後、蓋体１２により凹陥部１１ａを閉鎖する。
【００１３】さらに詳細に述べると、図５に示すよう
に、積層板１１の表面には、矩形の凹陥部１１ａが形成
され、また、図７に示すように、積層板１１の裏面には
多数の外部端子１７（外部接続用ピン）が突設されてお
り、これらの外部端子１７の基端は接着剤１８を介して
積層板１１の所定位置に取り付けられている。さらに、
凹陥部１１ａの周囲には、多数の内部端子１５が矩形の
凹陥部１１ａの各辺に沿って形成され、これら内部端子
１５は、積層板１１の内部に形成された接続用の配線回
路（図示せず）を介して対応する外部端子１７に接続さ
れている。図７に示すように、外部端子１５は、凹陥部
１１ａの周囲の内部端子１５に近接して環状に配置され
た内側の端子列と、その端子列の外側にそれを取り巻く
ように方形に配置された外側の端子列とを有し、内側の
端子列の隣接端子間の間隔（ピッチ）は外側の端子列の
ピッチよりも広くなっている。従って、外部端子１７間
のピッチは、内部端子１５に近いほど広くなるので、内
部端子１５の近傍においても、外部端子１７と内部端子
１５とを接続する配線を容易に且つ効率的に行うことが
できる。
【００１４】また、この実施例では基板として積層板を
用いたが、単一層よりなるセラミック基板を用いてもよ
い。
【００１５】
【発明の効果】以上のように、この発明によれば、半導
体集積回路の端子に接続された搭載用ランド部の端子片
あるいは半導体チップの端子に接続された内部端子に、
配線回路を介して接続される外部端子の隣接するもの同
士の間隔を、搭載用ランド部あるいは内部端子に近いほ
ど広くなるようにしたので、基板に搭載する半導体集積
回路や半導体チップ等の半導体素子の端子数が増加した
場合でも、隣接する外部端子間を通過させる必要のある
配線の本数に応じて外部端子間ピッチを広くすることに
よって対応することが可能となり、効率の良い配線がで
きるという優れた効果が得られるものである。
【図面の簡単な説明】
【図１】この発明の第１実施例に係る半導体装置用パッ
ケージを表すもので、外部端子を設けた基板の平面図で
ある。
【図２】図１の外部端子を設けた基板の側面図である。
【図３】配線状態を示す図１の部分拡大平面図である。
【図４】この発明の第２実施例に係る半導体装置用パッ
ケージを表すもので、蓋体を取り外した状態を示す平面
図である。
【図５】図４のＶ−Ｖ線に沿った断面図である。
【図６】図４の第２実施例の基板に蓋体を装着した状態
を示す側面図である。
【図７】図６の第２実施例の底面図である。
【図８】従来の半導体装置用パッケージの平面図であ
る。
【図９】図８の半導体装置用パッケージの側面図であ
る。
【符号の説明】
１ 基板 ４ 搭載用ランド部 ４ａ 端子片 ６ 外部端子 ７ 配線回路 １０ 半導体チップ １１ 基板 １５ 内部端子 １７ 外部端子
フロントページの続き (72)発明者 沖殿 貴朗 兵庫県川西市久代３丁目13番21号 株式 会社ケ−ディ−エル内 (56)参考文献 実開 平２−54247（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 23/12

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】基板の一面に半導体集積回路が搭載される
    とともに、他面に多数の外部端子が突設され、前記半導
    体集積回路の端子に各別に接続された搭載用ランド部の
    端子片が前記基板に形成された配線回路を介して前記外
    部端子に各別に接続された半導体装置用パッケージにお
    いて、前記外部端子の隣接するもの同士の間隔を前記搭
    載用ランド部に近いほど広くしてなる、半導体装置用パ
    ッケージ。
  2. 【請求項２】基板の一面に半導体チップが搭載されると
    ともに、他面に多数の外部端子が突設され、前記半導体
    チップの端子に各別に接続された内部端子が前記基板に
    形成された配線回路を介して前記外部端子に接続された
    半導体装置用パッケージにおいて、前記外部端子の隣接
    するもの同士の間隔を前記内部端子に近いほど広くして
    なる、半導体装置用パッケージ。
JP3106985A 1991-05-13 1991-05-13 半導体装置用パッケージ Expired - Lifetime JP2872825B2 (ja)

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JP3106985A JP2872825B2 (ja) 1991-05-13 1991-05-13 半導体装置用パッケージ
KR1019920005618A KR950010861B1 (ko) 1991-05-13 1992-04-03 반도체장치용 패키지
US07/877,194 US5324985A (en) 1991-05-13 1992-05-01 Packaged semiconductor device

Applications Claiming Priority (1)

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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5798909A (en) * 1995-02-15 1998-08-25 International Business Machines Corporation Single-tiered organic chip carriers for wire bond-type chips
MY123146A (en) * 1996-03-28 2006-05-31 Intel Corp Perimeter matrix ball grid array circuit package with a populated center
JP3414645B2 (ja) * 1998-06-26 2003-06-09 沖電気工業株式会社 半導体装置
JP3437477B2 (ja) * 1999-02-10 2003-08-18 シャープ株式会社 配線基板および半導体装置
US6664620B2 (en) * 1999-06-29 2003-12-16 Intel Corporation Integrated circuit die and/or package having a variable pitch contact array for maximization of number of signal lines per routing layer
US6285560B1 (en) 1999-09-20 2001-09-04 Texas Instruments Incorporated Method for increasing device reliability by selectively depopulating solder balls from a foot print of a ball grid array (BGA) package, and device so modified
US6689634B1 (en) * 1999-09-22 2004-02-10 Texas Instruments Incorporated Modeling technique for selectively depopulating electrical contacts from a foot print of a grid array (BGA or LGA) package to increase device reliability
JP3407025B2 (ja) * 2000-06-08 2003-05-19 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法
US6815621B2 (en) * 2000-10-02 2004-11-09 Samsung Electronics Co., Ltd. Chip scale package, printed circuit board, and method of designing a printed circuit board
EP1376698A1 (en) * 2002-06-25 2004-01-02 STMicroelectronics S.r.l. Electrically erasable and programable non-volatile memory cell
US7196908B2 (en) * 2003-06-05 2007-03-27 International Business Machines Corporation Dual pitch contact pad footprint for flip-chip chips and modules
US8053349B2 (en) * 2007-11-01 2011-11-08 Texas Instruments Incorporated BGA package with traces for plating pads under the chip
GB0908355D0 (en) 2009-05-15 2009-06-24 Bailey Ralph Peter S Wind turbine diffuser
CN109932622A (zh) * 2017-12-16 2019-06-25 神讯电脑(昆山)有限公司 Type-c连接器的耐高压测试装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59161843A (ja) * 1983-03-07 1984-09-12 Hitachi Ltd 半導体装置
US4677526A (en) * 1984-03-01 1987-06-30 Augat Inc. Plastic pin grid array chip carrier
US4733293A (en) * 1987-02-13 1988-03-22 Unisys Corporation Heat sink device assembly for encumbered IC package

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Publication number Publication date
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JPH04335555A (ja) 1992-11-24

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