JPH0851171A - 半導体セラミックパッケージ - Google Patents

Abstract

(57)【要約】 【目的】 サーマルビア間の相互インダクタンスを増加
させて実効インダクタンスを低減でき、また電源−グラ
ンド間のキャパシタンスを増加でき、電気特性を向上さ
せ得る半導体セラミックパッケージを提供する。 【構成】 積層された絶縁体層を有する半導体セラミッ
クパッケージにおいて、パッケージ表層に半導体チップ
を実装する半導体チップ搭載部、パッケージ内層に電源
導体層とグランド導体層を有し、また該半導体チップ搭
載部の下部にサーマルビアを有し、該サーマルビアが、
前記電源導体層に接続される電源接続サーマルビアと、
前記グランド導体層に接続されるグランド接続サーマル
ビアを有する構成よりなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の絶縁体層を積層
してなる半導体セラミックパッケージに係り、より詳細
には、パッケージ内層に電源導体層とグランド導体層を
有し、また半導体チップ搭載部の下部に、放熱のための
サーマルビアを有する半導体セラミックパッケージに関
する。

【０００２】

【従来の技術】半導体チップを実装するための半導体セ
ラミックパッケージには、その放熱特性を良好にするた
め、半導体チップ搭載部の下部に、ビアホールを設け、
該ビアホールに熱伝導率の高いタングステン、銀等の金
属ペーストを充填したサーマルビアが設けられているも
のがある。図１０〜図１２に示すように、従来のサーマ
ルビアは、電源導体層１やグランド導体層２とは、独立
した単独電位に形成されたり、あるいは図１３〜図１５
に示すように、グランド導体層２と接続されてグランド
電位とされたりしている。いずれの場合も、半導体チッ
プ搭載部３に実装した半導体チップの作動によって生じ
る熱を、サーマルビア４を介してパッケージ裏面に効率
良く放散させるものである。そして、該サーマルビア
は、通常、電気的に独立し、他の導体パターンやパタ
ーン接続用ビア（スルーホール）と絶縁した構成、サ
ーマルビアの全てを接続して同一電位とし、場合によっ
て、該サーマルビアをグランドに接続して、グランド電
位とした構成（特開平３−２８６５９０号、同４−３５
０５３号公報参照）、とされている。

【０００３】ところで、近年、半導体チップの高速化に
より、パッケージの電源系の抵抗およびインダクタンス
の低減が重要な課題になっている。例えば、入力インピ
ーダンスの低いＥＣＬ（Emitter Coupled Logic ）等の
半導体チップでは、パッケージの電源系の抵抗が高いこ
とによる電圧降下によって、該電源系の電位が変動し、
該チップの誤動作を引き起こすことになる。また電源系
のインダクタンスが高いと、特に、ＭＰＵ（Micro Proc
essing Unit ）等では、半導体チップのスイッチングに
より、前記パッケージの電源系の電位がふらつく現象、
所謂、グランドバウンスの原因となる。

【０００４】従って、この種の半導体セラミックパッケ
ージでは、次のような手段を講じることがが好ましいと
される。 電圧降下を防ぐために、電源系の抵抗をなるべく下
げる配線設計や、グランドバウンスを防ぐための電源系
のインダクタンスを低減する配線設計とする。 グランドバウンスの対策のため、電源−グランド間
に、キャパシタンスを設ける。

【０００５】

【発明が解決しようとする課題】しかし、サーマルビア
を有する半導体セラミックパッケージでは、該サーマル
ビアが半導体チップ搭載部の直下にパッケージを貫通し
て設けられるため、前述した手段を講じることが以下の
理由により難しい。 サーマルビアが、電気的に独立し、他の導体パター
ンやパターン接続用ビア（スルーホール）と絶縁されて
いるか、または該サーマルビアの全てを接続して同電位
とした構成とされている場合、該サーマルビアの存在
で、該電源系の導体面積を広くすることができず、また
残された範囲で、ビアを多数設けるのに限界がある。 サーマルビアをグランド層に全て接続する構成とさ
れている場合、グランドの抵抗値は低減するものの、電
源の抵抗、電源系のインダクタンス（ループインダクタ
ンス）は低減されず、またサーマルビアの配置される半
導体チップ搭載部の下部に電源−グランド間のキャパシ
タンスを形成できない。

【０００６】本発明は、上述した問題に対処して創作し
たものであって、その目的とする処は、サーマルビア間
の相互インダクタンスを増加させて実効インダクタンス
を低減でき、また電源−グランド間のキャパシタンスを
増加でき、電気特性を向上させ得る半導体セラミックパ
ッケージを提供することにある。

【０００７】

【課題を解決するための手段】そして、上記課題を解決
するための手段としての本発明の請求項１の半導体セラ
ミックパッケージは、積層された絶縁体層を有する半導
体セラミックパッケージにおいて、パッケージ表層に半
導体チップを搭載する半導体チップ搭載部、パッケージ
内層に電源導体層とグランド導体層を有し、また該半導
体チップ搭載部の下部にサーマルビアを有し、該サーマ
ルビアが、前記電源導体層に接続される電源接続サーマ
ルビアと、前記グランド導体層に接続されるグランド接
続サーマルビアを有する構成としている。

【０００８】請求項２の半導体セラミックパッケージ
は、前記請求項１のパッケージにおいて、前記電源接続
サーマルビアと前記グランド接続サーマルビアとが、隣
接して交互に設けられている構成としている。請求項３
のパッケージは、前記請求項１または２のパッケージに
おいて、前記サーマルビアと接続した前記電源導体層と
前記グランド導体層が、前記絶縁体層を介して交互に積
層されている構成としている。

【０００９】請求項４の半導体セラミックパッケージ
は、前記請求項１〜３の何れかパッケージにおいて、前
記半導体チップ搭載部にグランド導体層が設けられ、前
記電源接続サーマルビアの上端と前記半導体チップ搭載
部のグランド導体層との間が少なくとも１層の絶縁体層
で絶縁されている構成としている。また、請求項５の半
導体セラミックパッケージは、前記請求項４のパッケー
ジにおいて、前記半導体チップ搭載部の下に１層の絶縁
体層を介して電源導体層が設けられ、該電源導体層に前
記電源接続サーマルビアの上端が接続されている構成と
している。

【００１０】

【作用】本発明の請求項１の半導体セラミックパッケー
ジは、前記電源導体層に接続される電源接続サーマルビ
アと、前記グランド導体層に接続されるグランド接続サ
ーマルビアを有し、該サーマルビアが設けられる領域
が、電源導体層あるいはグランド導体層に接続したパタ
ーンとなるため、該両導体の面積を広くすることができ
る。

【００１１】請求項２の半導体セラミックパッケージ
は、前記電源接続サーマルビアと、前記グランド接続サ
ーマルビアが交互に設けられているので、該ビア間の相
互インダクタンスにより、電源系の実効インダクタンス
を低減させることができる。請求項３の半導体セラミッ
クパッケージは、前記サーマルビアと接続されている前
記電源導体層と前記グランド導体層が交互に積層されて
いるので、該導体面積を増加させることができ、電源−
グランド間のキャパシタンスを増加させることができ
る。

【００１２】請求項４の半導体セラミックパッケージ
は、前記半導体チップ搭載部にグランド導体層が設けら
れ、前記電源接続サーマルビアの上端と前記半導体チッ
プ搭載部のグランド導体層との間が少なくとも１層の絶
縁体層で絶縁されているので、前記半導体チップ搭載部
に搭載する半導体チップの裏面にグランド端子が形成さ
れている形態のものを実装することができる。請求項５
の半導体セラミックパッケージは、前記半導体チップ搭
載部の下に１層の絶縁体層を介して電源導体層が設けら
れ、該電源導体層に前記電源接続サーマルビアの上端が
接続されているので、該電源接続サーマルビアが半導体
チップ搭載部に直接接続されていなくても、良好な放熱
性を確保することができる。

【００１３】

【実施例】以下、図面を参照しながら、本発明を具体化
した４つの実施例について説明する。ここに、図１〜図
６は、本発明の半導体セラミックパッケージの第１実施
例を示し、図１は断面図、図２は平面図、図３は裏面
図、図４は電源導体層の平面図、図５はグランド導体層
の平面図、図６は説明用の斜視図、図７は本発明の第２
実施例の断面図、図８は本発明の第３実施例の断面図、
図９は本発明の第４実施例の断面図である。

【００１４】−実施例１− 本実施例の半導体セラミックパッケージは、ＰＧＡ（Pi
n Grid Array）タイプの積層セラミックパッケージであ
って、図１〜図６に示すように、セラミックにより形成
された複数の絶縁体層１０を有し、少なくとも１つのパ
ッケージ内層（つまり内部の絶縁体層１０）に電源導体
層１とグランド導体層２を有し、またパッケージ表層
（つまり露出する絶縁体層１０）の中央部に凹状に形成
された半導体チップ搭載部３の下部に金属ペーストが充
填されたサーマルビア４を有する構成とされている。す
なわち、該パッケージは、絶縁体層１０となるアルミナ
系のグリーンシートにビアホール（スルーホール）を穿
設し、該ビアホールにタングステン、銀、アルミニウ
ム、あるいは銅等の金属導体ペーストを充填し、また表
面に電源導体やグランド導体あるいは配線パターン等の
導体パターンをスクリーン印刷した後、該グリーンシー
トを複数枚積層、焼成して作成した積層セラミックパッ
ケージであり、その表面には電源用、グランド用、信号
用の各外部端子６と、電源用、グランド用、信号用の各
内部端子７が設けられている。

【００１５】内層に形成された電源導体層１とグランド
導体層２は、グリーンシートの表面に導体パターンが印
刷して形成されている。この電源導体層１とグランド導
体層２は、タングステン、銀、銅等の金属ペーストが充
填されたビア８ａ、８ｂを介して、パッケージの表面に
設けられている電源用外部端子６ａ、グランド用外部端
子６ｂと、半導体チップ搭載部３の近傍表面に設けられ
ている電源用内部端子（ワイヤボンディングパターン）
７ａ、グランド用内部端子７ｂに接続され、更にサーマ
ルビア４に接続されている。なお、配線パターン層５は
ビア８ｃを介して信号用外部端子６ｃと信号用内部端子
７ｃに接続されている。

【００１６】サーマルビア４は、電源接続用サーマルビ
ア４ａとグランド接続用サーマルビア４ｂとからなり、
電源接続用サーマルビア４ａは、パッケージ内層で電源
導体層１に接続されて電源電位に保たれ、またグランド
接続用サーマルビア４ｂは、グランド導体層２に接続さ
れてグランド電位とされている。すなわち、図１に示す
ように、電源接続用サーマルビア４ａは、グランド導体
層２を絶縁状態に貫通して、電源導体層１に接続され
て、電源電位とされ、またグランド接続用サーマルビア
４ｂは、電源導体層１を絶縁状態に貫通して、グランド
導体層２に接続され、グランド電位とされている。両サ
ーマルビア４ａ，４ｂの上端は、半導体チップ搭載部３
にまで達し、半導体チップ搭載部３上の半導体チップか
ら両サーマルビア４ａ，４ｂへの熱伝達が行われやすい
ようになっている。

【００１７】更に、電源接続用サーマルビア４ａとグラ
ンド接続用サーマルビア４ｂは、隣接して交互に配置さ
れ、それによって電源接続用サーマルビア４ａとグラン
ド接続用サーマルビア４ｂとの間の相互インダクタンス
を増加させる構成とされ、狭い間隔で多数個、密集して
配置されている。該両サーマルビア４ａ，４ｂは、通
常、１００μｍ〜１５００μｍ間隔で配置されている。
また該ビアは、通常、５０〜１０００μｍ程度の径とさ
れている。なお、サーマルビア４は、電源導体層１とグ
ランド導体層２のいずれにも接続されない、電気的に独
立したビアを含む構成としてもよい。

【００１８】そして、本実施例の半導体セラミックパッ
ケージは、半導体チップ搭載部３の直下にサーマルビア
４が設けられているので、半導体チップ搭載部３に実装
した半導体チップの作動によって生じる熱を、サーマル
ビア４の熱伝導によりパッケージ裏面に効率良く放散で
きる。しかも、サーマルビア４が、電源接続用サーマル
ビア４ａとグランド接続用サーマルビア４ｂからなり、
電源接続用サーマルビア４ａが電源導体層１に接続さ
れ、またグランド接続用サーマルビア４ｂがグランド導
体層２に接続されているので、両導体層１，２の面積を
広く取ることができ、電源系の抵抗値、インダクタンス
を下げることができる。また、電源接続用サーマルビア
４ａとグランド接続用サーマルビア４ｂとが、交互に配
置されているので、両サーマルビア４ａ，４ｂ間の相互
インダクタンスを増加させることができて、電源系の実
効インダクタンスを低減することができる。

【００１９】次に、本実施例の半導体セラミックパッケ
ージの作用・効果を確認するために、本実施例パッケー
ジと、前述した従来例パッケージについて、それぞれ電
源、グランドの抵抗値、インダクタンスを測定した処、
本実施例パッケージは、内部端子と外部端子が遠い場合
で、該抵抗値、インダクタンスを従来例パッケージの１
／３程度を低減でき、電気特性を向上させ得ることか確
認できた。

【００２０】−実施例２− 本実施例の半導体セラミックパッケージは、図７に示す
ように、電源接続用サーマルビア４ａとグランド接続用
サーマルビア４ｂとを交互に配置し、更に、電源導体層
１とグランド導体層２とを絶縁体層１０を介して交互に
積層した構成からなる。すなわち、本実施例において
は、電源導体層１を三層とし、グランド導体層２を二層
とし、両層１，２を絶縁体層１０を介して交互に積層
し、かつ三層の電源導体層１を電源接続用サーマルビア
４ａで接続し、また二層のグランド導体層２をグランド
接続用サーマルビア４ｂで接続し、電源導体層１とグラ
ンド導体層２の面積を拡大すると共に、電源−グランド
間のキャパシタンスを増加させている。

【００２１】そして、本実施例の場合、電源系のインダ
クタンス（ループインダクタンス）を、従来例に比べ
て、約１／４程度を低減することができた。また、キャ
パシタンスは、誘電体層一層につき、約１．２５倍の増
加となるため、従来例では、五層必要であった誘電体層
を一層減らすことができた。これにより、いっそうの生
産効率を向上させることができ、その生産コストを削減
できる。

【００２２】−実施例３− 本実施例の半導体セラミックパッケージは、半導体チッ
プの裏面をグランドとして使用する形態のものを半導体
チップ搭載部に実装するパッケージである。このパッケ
ージは、図８に示すように、半導体チップ搭載部３にグ
ランド導体層が形成され、内層の電源導体層１に接続さ
れた電源接続用サーマルビア４ａの上端が、半導体チッ
プ搭載部３まで達しておらず、電源接続用サーマルビア
４ａの上端と半導体チップ搭載部３のグランド導体層と
の間に少なくとも１層の絶縁体層１０が介在され、グラ
ンド接続用サーマルビア４ｂの上端が、半導体チップ搭
載部３のグランド導体層に接続され、またこのグランド
接続用サーマルビア４ｂは、内層のグランド導体層２に
も接続されている構成とされている。そして、半導体チ
ップ搭載部３に形成されているグランド導体層に半導体
チップ（図示せず）の裏面を導電性接着剤で接着して実
装することができる。これ以外の構成は、前述した実施
例１と同じであり、実施例１と同じ作用・効果が得られ
る。

【００２３】しかも、本実施例では、半導体チップ搭載
部３に実装した半導体チップのグランドをグランド接続
用サーマルビア４ｂにより最短距離でパッケージ裏面側
のキャパシタ（図示せず）に接続することができて、該
キャパシタと半導体チップとの間のインダクタンスを小
さくすることができ、耐ノイズ性を向上させることがで
きる利点もある。

【００２４】−実施例４− 本実施例の半導体セラミックパッケージは、前述した実
施例３のパッケージと同じく、半導体チップの裏面をグ
ランドとして使用するものを半導体チップ搭載部３に実
装するパッケージであって、図９に示すように、半導体
チップ搭載部３の下に１層の絶縁体層１０を介して電源
導体層１が形成され、この電源導体層１に電源接続サー
マルビア４ａの上端が接続され、また電源接続用サーマ
ルビア４ａの上端は、半導体チップ搭載部３まで達して
おらず、電源接続用サーマルビア４ａの上端と半導体チ
ップ搭載部３のグランド導体層との間に１層の絶縁体層
１０が介在されている。これ以外の構成は、前述した実
施例２と同じであり、この実施例２と同じ作用・効果が
得られる。

【００２５】しかも、本実施例では、半導体チップ搭載
部３の下に１層の絶縁体層１０を介して形成された電源
導体層１に電源接続サーマルビア４ａの上端が接続され
ているため、放熱性も良好である。つまり、１層の絶縁
体層１０の厚みは極めて薄いため、半導体チップ搭載部
３の熱が１層の絶縁体層１０を通して電源導体層１に伝
わり易く、電源導体層１が半導体チップ搭載部３の熱を
受けとって電源接続サーマルビア４ａへ伝える役割を果
たす。

【００２６】なお、本発明は、上述した第１〜４実施例
に限定されるものでなく、本発明の要旨を変更しない範
囲内で変形実施できる構成を含む。因みに、前述した各
実施例においては、本発明をＰＧＡタイプの半導体セラ
ミックパッケージに適用した場合について説明している
が、ＱＦＰＧ等、種々のマルチレイヤータイプの半導体
セラミックパッケージに広く適用して実施できる。

【００２７】

【発明の効果】以上の説明より明らかなように、本発明
の請求項１の半導体セラミックパッケージによれば、電
源導体層に接続される電源接続サーマルビアと、前記グ
ランド導体層に接続されるグランド接続サーマルビアを
有し、該サーマルビアが設けられる領域が、電源導体層
あるいはグランド導体層に接続したパターンとなるた
め、該両導体の面積を広く採ることができるという効果
を有する。

【００２８】本発明の請求項２の半導体セラミックパッ
ケージによれば、電源接続サーマルビアと、グランド接
続サーマルビアが交互に設けられているので、前記請求
項１の効果に加えて、該ビア間の相互インダクタンスに
より、電源系の実効インダクタンスを低減させることが
できるという効果を有する。

【００２９】本発明の請求項３の半導体セラミックパッ
ケージによれば、サーマルビアと接続されている電源導
体層とグランド導体層が、絶縁体層を介して交互に積層
されているので、前記請求項１または２の効果に加え
て、該導体面積を増加させることができ、電源−グラン
ド間のキャパシタンスを増加させることができるという
効果を有する。

【００３０】本発明の請求項４の半導体セラミックパッ
ケージによれば、前記半導体チップ搭載部にグランド導
体層が設けられ、前記電源接続サーマルビアの上端と前
記半導体チップ搭載部のグランド導体層との間が少なく
とも１層の絶縁体層で絶縁されているので、前記請求項
１〜３の何れかの効果に加えて、前記半導体チップ搭載
部に搭載する半導体チップの裏面にグランド端子が形成
されている形態のものを実装することができるという効
果を有する。

【００３１】本発明の請求項５の半導体セラミックパッ
ケージによれば、前記半導体チップ搭載部の下に１層の
絶縁体層を介して電源導体層が設けられ、該電源導体層
に前記電源接続サーマルビアの上端が接続されているの
で、前記請求項４の効果に加えて、該電源接続サーマル
ビアが半導体チップ搭載部に直接接続されていなくて
も、良好な放熱性を確保することができるという効果を
有する。

【図面の簡単な説明】

【図１】 本発明の第１実施例を示す半導体セラミック
パッケージの縦断面図である。

【図２】 平面図である。

【図３】 裏面図である。

【図４】 電源導体層の平面図である。

【図５】 グランド導体層の平面図である。

【図６】 説明用の分解斜視図である。

【図７】 本発明の第２実施例の断面図である。

【図８】 本発明の第３実施例の断面図である。

【図９】 本発明の第４実施例の断面図である。

【図１０】 サーマルビアを単独電位とした場合の従来
例を示す分解斜視図である。

【図１１】 電源導体層の平面図である。

【図１２】 グランド導体層の平面図である。

【図１３】 サーマルビアを同一電位とした場合の従来
例を示す分解斜視図である。

【図１４】 電源導体層の平面図である。

【図１５】 グランド導体層の平面図である。

【符号の説明】

１・・・電源導体層、２・・・グランド導体層、３・・
・半導体チップ搭載部、４・・・サーマルビア、４ａ・
・・電源接続用サーマルビア、４ｂ・・・グランド接続
用サーマルビア、５・・・配線パターン層、６・・・外
部端子、６ａ・・・電源用外部端子、６ｂ・・・グラン
ド用外部端子、６ｃ・・・信号用外部端子、７・・・内
部端子（ワイヤボンディングパターン）、７ａ・・・電
源用内部端子、７ｂ・・・グランド用内部端子、７ｃ・
・・信号用内部端子、８・・・ビア、８ａ・・・電源接
続用ビア、８ｂ・・・グランド接続用ビア、８ｃ・・・
信号接続用ビア、１０・・・絶縁体層

Claims (5)

【特許請求の範囲】
1. 【請求項１】 積層された絶縁体層を有する半導体セラ
   ミックパッケージにおいて、パッケージ表層に半導体チ
   ップを実装する半導体チップ搭載部、パッケージ内層に
   電源導体層とグランド導体層を有し、また該半導体チッ
   プ搭載部の下部にサーマルビアを有し、該サーマルビア
   が、前記電源導体層に接続される電源接続サーマルビア
   と、前記グランド導体層に接続されるグランド接続サー
   マルビアを有することを特徴とする半導体セラミックパ
   ッケージ。
2. 【請求項２】 前記電源接続サーマルビアと前記グラン
   ド接続サーマルビアとが、隣接して交互に設けられてい
   る請求項１に記載の半導体セラミックパッケージ。
3. 【請求項３】 前記サーマルビアと接続した前記電源導
   体層と前記グランド導体層が、前記絶縁体層を介して交
   互に積層されている請求項１または２に記載の半導体セ
   ラミックパッケージ。
4. 【請求項４】 前記半導体チップ搭載部にグランド導体
   層が設けられ、前記電源接続サーマルビアの上端と前記
   半導体チップ搭載部のグランド導体層との間が少なくと
   も１層の絶縁体層で絶縁されている請求項１〜３の何れ
   かに記載の半導体セラミックパッケージ。
5. 【請求項５】 前記半導体チップ搭載部の下に１層の絶
   縁体層を介して電源導体層が設けられ、該電源導体層に
   前記電源接続サーマルビアの上端が接続されている請求
   項４に記載の半導体セラミックパッケージ。