JPH09116091A - 混成集積回路装置 - Google Patents

混成集積回路装置

Info

Publication number
JPH09116091A
JPH09116091A JP7268354A JP26835495A JPH09116091A JP H09116091 A JPH09116091 A JP H09116091A JP 7268354 A JP7268354 A JP 7268354A JP 26835495 A JP26835495 A JP 26835495A JP H09116091 A JPH09116091 A JP H09116091A
Authority
JP
Japan
Prior art keywords
wiring board
multilayer wiring
integrated circuit
circuit device
hybrid integrated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP7268354A
Other languages
English (en)
Other versions
JP3578366B2 (ja
Inventor
Masahito Numanami
雅仁 沼波
Katsuji Tsuchiya
勝治 土屋
Tsuneo Endo
恒雄 遠藤
Yasuhiro Nunokawa
康弘 布川
Iwamichi Kamishiro
岩道 神代
Tetsuaki Adachi
徹朗 安達
Kazuo Sudo
一雄 須藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Renesas Eastern Japan Semiconductor Inc
Original Assignee
Hitachi Ltd
Hitachi Tohbu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd, Hitachi Tohbu Semiconductor Ltd filed Critical Hitachi Ltd
Priority to JP26835495A priority Critical patent/JP3578366B2/ja
Publication of JPH09116091A publication Critical patent/JPH09116091A/ja
Application granted granted Critical
Publication of JP3578366B2 publication Critical patent/JP3578366B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0201—Thermal arrangements, e.g. for cooling, heating or preventing overheating
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
    • H05K1/0298—Multilayer circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]

Landscapes

  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

(57)【要約】 【課題】 実装面積の縮小化が図れる小型の高周波パワ
ーモジュールの提供。 【解決手段】 低温焼成多層配線基板と、前記多層配線
基板の主面に搭載される少なくとも一つ以上の能動部品
（ＦＥＴチップ）および受動部品と、前記能動部品の電
極と前記多層配線基板の配線（Ａｇ−Ｐｔ）とを接続す
る導電性のワイヤと、前記多層配線基板の主面を覆うよ
うに多層配線基板に固定されるキャップと、前記多層配
線基板の裏面に設けられた前記多層配線の複数の電極端
子とを有する。多層配線基板は下部がストリップライン
構造となり、上部がマイクロストリップライン構造とな
っている。グランド配線は編み目構造となっている。半
導体チップは多層配線基板の主面に設けられた窪みに固
定され、半導体チップの電極面と前記多層配線基板の配
線面の高さは略同一高さとなっている。半導体チップの
下にはサーマルビィアが設けられている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は低温焼成多層配線基
板を用いた混成集積回路装置に関し、特にセルラー電話
機等の送信部に用いる小型の高周波電力増幅装置（高周
波パワーモジュール：ＲＦパワーモジュール）に適用し
て有効な技術に関する。
【０００２】
【従来の技術】自動車電話，携帯電話等の移動通信機器
無線部に使用されるＲＦパワーモジュールは、金属製の
フランジとキャップとによってパッケージが形成されて
いる。また、前記パッケージの一側面から信号端子等の
電極端子を突出させるとともに、パッケージの両端下部
からグランド電極を兼ねた取付用フィンを突出させる構
造となっている。
【０００３】また、前記パッケージ内において、前記フ
ランジ上には両面に導体を有する単層の配線基板が固定
されている。この配線基板は、誘電体基板の表面に回路
パターンを設け、裏面にグランド（ＧＮＤ）パターンを
設けた所謂マイクロストリップライン構造となってい
る。また、前記配線基板は、部分的に穴が設けられてい
る。そして、前記穴底のフランジ部分には熱伝導性の良
好なヒートシンクが固定されている。前記ヒートシンク
には電界効果トランジスタからなる半導体チップが固定
されている。
【０００４】高周波パワーモジュール（高周波電力増幅
用ＭＯＳ・パワーモジュール）については、日立評論社
発行「日立評論」1993年第４号、同年４月25日発行、Ｐ
12〜Ｐ26に記載されている。同文献には、幅２２ｍｍ，
奥行き１２ｍｍ，高さ３．７ｍｍのＥ型の高周波パワー
モジュールが開示されている。
【０００５】
【発明が解決しようとする課題】従来の高周波パワーモ
ジュールは、大別すると、金属製のフランジ（ヘッダ）
と、このフランジ上に固定される配線基板と、前記配線
基板に設けた穴を利用しかつ前記フランジに固定したヒ
ートシンク上に固定される半導体チップと、前記フラン
ジに固定され前記配線基板を覆うキャップと、前記配線
基板に固定され先端を前記キャップの外に突出させる電
極端子（リード）とからなっている。また、前記フラン
ジの両端は部分的にキャップの外側に突出してグランド
電極を兼ねた取付用フィンを構成している。
【０００６】なお、前記配線基板の表面にはコンデン
サ，抵抗，ツェナーダイオード等の電子部品が搭載され
ている。また、配線基板の表面の配線と前記半導体チッ
プの電極とは導電性のワイヤで接続されている。
【０００７】従来の高周波パワーモジュールの小型化，
高性能化，低コスト化等を検討した結果、以下の事項が
小型化，高機能化，低コスト化等を妨げるということが
判明した。
【０００８】（１）配線基板は、誘電体基板の表面に信
号配線や電源配線等の回路パターンを設け、裏面にグラ
ンド（ＧＮＤ）パターンを設けたマイクロストリップラ
イン構造となっている。これは、配線基板の作製後、抵
抗をトリミングしたり、線路幅の調整を行って特性の調
整を行うためである。しかし、誘電体基板の一面に信号
配線を形成するマイクロストリップライン構造では、所
望の電気特性を得るために、信号配線の引き回し長さが
長いことから、配線基板が大型化し、この配線基板を内
蔵するパッケージが大きくなり、高周波パワーモジュー
ルの小型化が妨げられている。
【０００９】（２）フランジ上に配線基板を固定し、さ
らにキャップで覆う構造となるため、パッケージの高さ
が大きくなり、高周波パワーモジュールの小型化が妨げ
られている。
【００１０】（３）フランジの両端の一部は、キャップ
の外側に突出してグランド電極を兼ねた取付用フィンを
構成することから高周波パワーモジュールが大型化す
る。したがって、実装面積も大きくなる。
【００１１】（４）パッケージ（キャップ）の一側面か
ら長くリードを突出させることから高周波パワーモジュ
ールが大型化する。したがって、実装面積も大きくな
る。
【００１２】（５）半導体チップの表面と、配線基板の
配線面の高さが異なるため、半導体チップの電極と配線
を接続するワイヤが長くなる。また、半導体チップは、
配線基板に設けた穴の底部分のフランジに固定されたヒ
ートシンク上に固定されるため、半導体チップの電極と
配線との間隔が長くなり、ワイヤが長くなる。ワイヤが
長くなると抵抗が増大し高周波特性が低くなる。例えば
出力ゲインが小さくなる。
【００１３】（６）配線基板は誘電体基板で形成されて
いるため、発熱量の大きい半導体チップを直接配線基板
に搭載することができないため、配線基板に穴を設け、
この穴底の金属製のフランジ部分に熱伝導性の良好なヒ
ートシンクを固定し、このヒートシンクに半導体チップ
を固定する構造となるため、部品点数の増大と、組立工
数の増大から高周波パワーモジュールのコストの高騰を
招いている。
【００１４】（７）支持部材，放熱部材，グランド電極
を兼ねるフランジを配線基板に固定する構造となってい
ることから、部品点数が増大する。
【００１５】（８）高周波パワーモジュールの実装のた
め、フランジの一部を成形して取付用フィンを形成して
いるが、成形のため各取付用フィンの実装面高さがばら
つきやすくなり、実装の信頼性を損なうこともある。
【００１６】本発明の目的は、実装面積の縮小化が図れ
る小型の混成集積回路装置を提供することにある。
【００１７】本発明の他の目的は、高性能な混成集積回
路装置を提供することにある。
【００１８】本発明の他の目的は、製造コストの低減が
達成できる混成集積回路装置を提供することにある。
【００１９】本発明の前記ならびにそのほかの目的と新
規な特徴は、本明細書の記述および添付図面からあきら
かになるであろう。
【００２０】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。
【００２１】（１）混成集積回路装置は以下の構造とな
っている。
【００２２】（ａ）多層配線基板と、前記多層配線基板
の主面に搭載される少なくとも一つ以上の能動部品およ
び受動部品と、前記能動部品の電極と前記多層配線基板
の配線とを接続する導電性のワイヤと、前記多層配線基
板の主面を覆うように多層配線基板に固定されるキャッ
プと、前記多層配線基板の裏面に設けられた前記多層配
線の複数の電極端子とを有する。
【００２３】（ｂ）前記多層配線基板には電界効果トラ
ンジスタを構成する半導体チップが多段に接続配置され
て高周波パワーモジュールを構成している。
【００２４】（ｃ）前記多層配線基板は配線を介在させ
て誘電体層を多段に積み重ねた構造となるとともに、前
記誘電体層間に設けられた信号配線はその上下を誘電体
層を介してグランド配線で挟まれるストリップライン構
造となっている。また、多層配線基板の上部分はマイク
ロストリップライン構造となっている。
【００２５】（ｄ）前記グランド配線は編み目構造とな
っている。
【００２６】（ｅ）前記能動部品において半導体チップ
は前記多層配線基板の主面に設けられた窪みに固定さ
れ、前記半導体チップの電極面と前記多層配線基板の配
線面の高さは略同一高さとなり、前記半導体チップの電
極と前記配線を接続する前記ワイヤは略直線状に延在し
ている。
【００２７】（ｆ）前記多層配線基板の所望部分には、
所望の誘電体層から最下層の誘電体層まで貫通延在する
サーマルビィアが設けられている。
【００２８】（ｇ）前記サーマルビィアの上には半導体
チップが位置している。
【００２９】（ｈ）前記多層配線基板の裏面の電極端子
において、グランド電極端子はその表面が実装用接合材
に濡れないレジスト膜で部分的に覆われて相互に独立し
た複数の電極端子となっている。
【００３０】（ｉ）前記多層配線基板の裏面の電極端子
の配列間隔は同一ピッチとなっている。
【００３１】（ｊ）前記多層配線基板の裏面の電極端子
のうち、少なくともグランド電極以外の電極端子は多層
配線基板の側面の上下に延在する端面スルーホール端子
を介して各層の配線に接続されている。
【００３２】（ｋ）前記多層配線基板は低温焼成多層セ
ラミック基板となり、配線は銀系金属からなる高導電性
金属で形成されている。
【００３３】（２）前記手段（１）の構成において、前
記キャップは多層配線基板に設けた窪みにフックを介し
て着脱自在に取り付けられている。
【００３４】前記（１）の手段によれば、（ａ）高周波
パワーモジュールは、電界効果トランジスタ等の能動部
品や受動部品を主面に搭載した多層配線基板と、この多
層配線基板の主面側に固定されたキャップとによって形
成された矩形体構造となっていることから、従来のよう
にパッケージからリードを突出させたり、取付用フィン
を突出させないため小型となる。
【００３５】（ｂ）前記多層配線基板はストリップライ
ン構造にマイクロストリップライン構造を積み重ねた構
造となるため、伝送線路（信号配線等）の長さを長くと
っても、伝送線路は２段に設けられるため、多層配線基
板の大きさは小さくでき、高周波パワーモジュールの小
型化が達成できる。
【００３６】（ｃ）誘電体層間に設けられた信号配線は
その上下を誘電体層を介してグランド配線で挟まれる構
造となることから、電気・電磁的シールドがなされ、高
周波特性が安定する。
【００３７】（ｄ）前記グランド配線は編み目構造とな
っていることから、編み目部分には誘電体層が入り込
み、グランド配線の上下の誘電体層の接合強度が高くな
り、剥がれ難い多層配線基板となる。したがって、耐湿
性に優れた高周波パワーモジュールとなる。
【００３８】（ｅ）前記能動部品において半導体チップ
は前記多層配線基板の主面に設けられた窪みに固定さ
れ、前記半導体チップの電極面と前記多層配線基板の配
線面の高さは略同一高さとなり、前記半導体チップの電
極と前記配線を接続する前記ワイヤは略直線状に延在し
ている。したがって、ワイヤが短くなり、抵抗が軽減さ
れて高周波特性が良好となる。例えば出力ゲインが大き
くなる。
【００３９】（ｆ）前記多層配線基板の所望部分には、
所望の誘電体層から最下層の誘電体層まで貫通延在する
サーマルビィアが設けられている。したがって、熱放散
性が高くなり、安定した電気特性が得られる。
【００４０】（ｇ）前記サーマルビィアの上には半導体
チップが位置している。したがって、半導体チップで発
熱した熱は速やかに外部に放散され、電界効果トランジ
スタが安定動作する。
【００４１】（ｈ）前記多層配線基板の裏面の電極端子
において、グランド電極端子はその表面が実装用接合材
に濡れないレジスト膜で部分的に覆われて相互に独立し
た複数の電極端子となっている。したがって、各電極端
子に均一に実装用接合材が濡れるため、各電極端子は確
実に実装用接合材を介して実装基板に固定される。
【００４２】（ｉ）前記多層配線基板の裏面の電極端子
の配列間隔は同一ピッチとなっている。したがって、各
電極端子は実装用接合材の片寄りもなく実装用接合材の
ブリッジ等の不良も発生しなくなる。また、実装のセル
フアライン化も可能となる。
【００４３】（ｊ）前記多層配線基板の裏面の電極端子
のうち、少なくともグランド電極以外の電極端子は多層
配線基板の側面の上下に延在する端面スルーホール端子
を介して各層の配線に接続されている。すなわち、高周
波パワーモジュールはＬＣＣ（リードレス・チップ・キ
ャリア）構造となり、小型化が達成できる。
【００４４】（ｋ）前記多層配線基板は低温焼成多層セ
ラミック基板となることから、配線は融点の低い銀系金
属（Ａｇ−Ｐｔ）からなる高導電性金属で形成できるた
め、抵抗の低減から高周波特性が良好となる。すなわ
ち、出力ゲインの向上を図ることができる。
【００４５】前記（２）の手段によれば、キャップは多
層配線基板に設けた窪みにフックを介して着脱自在に取
り付けられていることから、多層配線基板へのキャップ
の着脱が容易である。
【００４６】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
【００４７】なお、発明の実施の形態を説明するための
全図において、同一機能を有するものは同一符号を付
け、その繰り返しの説明は省略する。
【００４８】図１乃至図９は本発明の一実施形態である
高周波パワーモジュールに係わる図であり、図１は高周
波パワーモジュールの外観を示す斜視図、図２は高周波
パワーモジュールの断面図、図３はキャップを取り外し
た高周波パワーモジュールを示す平面図、図４は高周波
パワーモジュールを構成する多層配線基板の構造を示す
一部の斜視図、図５は前記多層配線基板の表面、すなわ
ち上段誘電体層の露出面に形成される配線パターン（第
１層配線）を示す平面図、図６は前記多層配線基板の上
段誘電体層と中段誘電体層との間に形成される配線パタ
ーン（第２層配線）を示す平面図、図７は前記多層配線
基板の中段誘電体層と下段誘電体層との間に形成される
配線パターン（第３層配線）を示す平面図、図８は前記
多層配線基板の裏面、すなわち下段誘電体層の露出面に
形成される配線パターン（第４層配線）を示す底面図、
図９は前記多層配線基板におけるグランド配線となる第
２層配線および第４層配線の一部を示す平面図である。
【００４９】本実施形態の混成集積回路装置（高周波パ
ワーモジュール）１は、図１に示すように、板状の多層
配線基板２と、この多層配線基板２の主面（上面）に被
せるように半田３（例えば、Ｐｂ／Ｓｎ＝９５／５の高
温半田）を介して固定されたキャップ４とからなり、外
観的には、偏平な矩形体となっている。高周波パワーモ
ジュール１は、例えば、幅８ｍｍ，長さ１２．３ｍｍ，
高さ２．５ｍｍとなり、従来のＥ型の高周波パワーモジ
ュールの幅２２ｍｍ，奥行き１２ｍｍ，高さ３．７ｍｍ
に比較して大幅に小型となる。
【００５０】また、図８の多層配線基板２の底面図に示
すように、前記多層配線基板２の裏面には、複数の電極
端子（外部端子）５が設けられている。電極端子５は多
層配線基板２の両側にそれぞれ設けられ、多層配線基板
２の長手方向に沿って一定ピッチで並び、一側（図中上
側）では左から右に向かって入力端子（Ｐin）６，グラ
ンド端子（ＧＮＤ）７，グランド端子（ＧＮＤ）８，ゲ
インコントロール端子（Ｖapc ）９となる。また、他側
（図中下側）では左から右に向かって出力端子（Ｐ
out ）１０，グランド端子（ＧＮＤ）１１，グランド端
子（ＧＮＤ）１２，電源端子（Ｖdd）１３となる。
【００５１】前記入力端子６，ゲインコントロール端子
９，出力端子１０，電源端子１３に対応する多層配線基
板２の側面には、多層配線基板２の表面から裏面に至る
部分に端面スルーホール１４が設けられている。これ
は、高周波パワーモジュール１を実装基板に実装する
際、各電極端子が多層配線基板２の裏面の電極部分と側
面の端面スルーホール２０部分で接続されて実装される
ことになり、確実な実装が行える。
【００５２】以上のことから、本実施形態の高周波パワ
ーモジュール１は、混成集積回路装置ではあるが、単体
の半導体チップをパッケージ内に組み込んだＬＣＣ構造
となり、製品の小型化が達成できる。
【００５３】一方、図８において４つのグランド端子
（ＧＮＤ）７，８，１１，１２を区画するように延在す
るハッチング部分は、高周波パワーモジュール１を実装
基板に実装する際使用される実装用接合材に濡れない材
料で形成されたレジスト膜１４である。例えば、高周波
パワーモジュール１は半田によって実装基板に実装され
ることから、前記レジスト膜１４は厚さ２０μｍ前後の
ソルダーレジスト膜となる。
【００５４】前記レジスト膜１４はグランド配線を覆う
ように設けられている。したがって、多層配線基板２の
裏面には、前記４つのグランド端子（ＧＮＤ）７，８，
１１，１２が延在する領域と、レジスト膜１４とによっ
て覆われる領域に亘って一体となるグランド（ＧＮＤ）
配線１５が延在することになる。これは、後述するが、
信号配線および電源配線等を上下で誘電体層を介してグ
ランド配線で挟む所謂ストリップライン構造とし、電気
・電磁的なシールドを行うためである。
【００５５】また、前記一体のグランド配線１５をレジ
スト膜１４で部分的に覆い、独立した複数のグランド端
子７，８，１１，１２とすることは、各電極端子の面積
差を余り大きくしないことにある。すなわち、高周波パ
ワーモジュール１を半田実装した場合、各電極端子の面
積差が極端に大きいと、半田の表面張力によって広い面
積部分での高周波パワーモジュール１の浮き上がり高さ
が大きくなり、四方に設けられた小面積部分では、一部
で接合不良が発生するおそれがある。そこで、本実施形
態では、各電極端子の面積比率は最大でも２倍程度とし
てある。
【００５６】また、一列に並ぶ電極端子において各電極
端子を等しいピッチで配列することによって、セルフア
ライメントを促進する。また、半田ブリッジ等の実装不
良も防止できる。
【００５７】また、図８において示す小丸は、高周波パ
ワーモジュール１内で発生した熱を外部に伝達するサー
マルビィア１６であり、同図では一部のみを示してあ
る。サーマルビィア１６は、サーマルビィアホールに熱
伝導性の良好な金属を充填した構造となっている。サー
マルビィア１６は、例えば発熱量の大きい能動部品であ
る半導体チップの下部に設けられている。
【００５８】高周波パワーモジュール１を構成するキャ
ップ４は、例えば金属板を成形して周壁を形成した構造
となり、両端の端面壁２１で多層配線基板２の両端を覆
い、両側の側壁２２から突出する接続片２３で多層配線
基板２の側面と重なり、半田３を介して多層配線基板２
に固定されている。また、側壁２２の一部は開口されて
いる。キャップ４は厚さ０．１ｍｍとなり、例えばメッ
キレスの洋白、あるいはニッケルメッキを施したリン青
銅で形成されている。
【００５９】多層配線基板２は、図２および図４に示す
ように、上段誘電体層（上段誘電体板）２５，中段誘電
体層（中段誘電体板）２６，下段誘電体層（下段誘電体
板）２７と誘電体層（誘電体板）を３段に重ねた構造と
なっている。
【００６０】また、上段誘電体層２５の上面（露出面）
には、図５に示すような配線パターン（第１層配線３
０）が設けられている。また、前記上段誘電体層２５と
中段誘電体層２６との間には図６に示すような配線パタ
ーン（第２層配線３１）がモジュール設けられ、前記中
段誘電体層２６と下段誘電体層２７との間には図７に示
すような配線パターン（第３層配線３２）が設けられ、
下段誘電体層２７の裏面（露出面）には図８に示すよう
な配線パターン（第４層配線３３）が設けられている。
【００６１】多層配線基板２は、例えば、ガラスセラミ
ックスを積層させた低温焼成多層配線基板からなり、配
線は高導電性金属、例えば銀系金属を使用している。す
なわち、外層配線はＡｇ−Ｐｔを使用し、内装配線はＡ
ｇを使用している。低温焼成は６００℃程度となり、融
点の低いＡｇの使用が可能となる。Ａｇは抵抗値が低い
高導電性金属となるため、高周波特性の向上が達成でき
る。
【００６２】図５乃至図８において、３５は信号配線、
３６は電源配線、１５はグランド配線である。これによ
り、中段誘電体層２６と下段誘電体層２７との間の第３
層配線３２は、中段誘電体層２６上の第２層配線３１と
下段誘電体層２７の下の第４層配線３３がいずれもグラ
ンド配線１５となることから、ストリップライン構造と
なる。また、上段誘電体層２５上の第１層配線３０は上
段誘電体層２５の下面にグランド配線１５となる第２層
配線３１が設けられていることから、マイクロストリッ
プライン構造となる。
【００６３】内層の信号配線は上下を誘電体層を介して
挟まれることから、電気・電磁的シールドが可能とな
り、高周波特性が安定する。
【００６４】また、上段誘電体層２５と中段誘電体層２
６との間のグランド配線１５は、図９に示すように、編
み目（メッシュ）構造となっている。このため、編み目
部分５５には、上段誘電体層２５と中段誘電体層２６の
誘電体層が入り込み、グランド配線の上下の誘電体層の
接合強度が高くなり、剥がれ難い多層配線基板２とな
る。
【００６５】前記第１層配線３０，第２層配線３１，第
３層配線３２，第４層配線３３の各配線は１０〜２０μ
ｍ程度の厚さとなっている。そして、多層配線基板２全
体の厚さは、例えば０．９ｍｍとなる。
【００６６】一方、第１層配線３０，第２層配線３１，
第３層配線３２，第４層配線３３の各配線は、図２およ
び図４に示すように、所望の誘電体層から所望の深さの
誘電体層まで貫通延在するブラインド型ビィア４０や最
上段の誘電体層から最下段の誘電体層まで貫通延在する
貫通型ビィア４１、さらには所望の誘電体層から最下段
の誘電体層まで貫通延在するサーマルビィア１６によっ
て電気的に接続されている。これらブラインド型ビィア
４０，貫通型ビィア４１およびサーマルビィア１６はビ
ィアホールにＡｇを充填させた構造となっている。
【００６７】また、３枚の重なる上段誘電体層２５，中
段誘電体層２６，下段誘電体層２７の両側面にも、半円
弧断面の端面スルーホール２０が設けられ、下段誘電体
層２７の第４層配線３３で形成される各外部端子５（入
力端子６、グランド端子７，８１１，１２、ゲインコン
トロール端子９、出力端子１０、電源端子１３）に接続
されている。
【００６８】前記上段誘電体層２５には、図２乃至図５
に示すように、矩形の窪み４２，４３が設けられ、これ
ら窪み４２，４３の底には半導体チップ４４，４５が固
定されている。窪み４２，４３によって、半導体チップ
４４，４５の図示しない上面の電極面と、配線面の高さ
は略同じ高さとなる。このため、半導体チップ４４，４
５の電極と配線とを接続する導電性のワイヤ４６はその
張り高さ（ループ）を低く形成できるため、短い長さで
配線と半導体チップの電極を接続できることになり、抵
抗の低減から高周波特性の向上が達成できる。例えば出
力ゲインの向上を達成することができる。
【００６９】前記半導体チップ４５は、図２および図４
に示すように、グランド配線１５となる第２層配線３１
に銀ペースト等の接合材４７を使用して固定される。ま
た、半導体チップ４４，４５が固定される部分には、多
数のサーマルビィア１６が設けられ、半導体チップ４
４，４５から発生する熱を速やかに外部に伝達するよう
になっている。熱は、多層配線基板２の裏面のグランド
配線１５およびレジスト膜１４を介して実装基板に放熱
される。したがって、半導体チップ４４，４５は安定し
た動作を行う。
【００７０】多層配線基板２の表面には、図２乃至図４
に示すように、能動部品としてツェナーダイオード（Ｚ
Ｄ）５０が搭載されている。また、受動部品としてはチ
ップ型の抵抗（Ｒ1 〜Ｒ6 ）５１、チップ型のコンデン
サ（Ｃ1 〜Ｃ9 ）５２，コンデンサ（バイパスコンデン
サ）５３が搭載されている。
【００７１】また、図２および図３に示すように、半導
体チップ４４，４５、ワイヤ４６、一部の抵抗５１，コ
ンデンサ５２，コンデンサ５３等は、耐湿性向上のため
にレジン５４によって被覆されている。
【００７２】なお、本実施形態では内層の配線は修正で
きない。このため、線路特性を測定した後、線路特性に
合った各部品（抵抗，コンデンサ等）を選択して組み込
むことによって所望の電気特性を得ることができる。
【００７３】本実施形態では、電界効果トランジスタを
２段に組み込んで、８００〜１０００ＭＨｚとなる携帯
電話用の高周波パワーモジュールとなる。
【００７４】本実施形態の高周波パワーモジュールは以
下の効果を有する。
【００７５】（１）高周波パワーモジュールは、電界効
果トランジスタ等の能動部品や受動部品を主面に搭載し
た多層配線基板２と、この多層配線基板２の主面側に固
定されたキャップ４とによって形成された矩形体構造と
なっていることから、従来のようにパッケージからリー
ドを突出させたり、取付用フィンを突出させないため小
型となる。特に長くリードを突出させないため、実装面
積の大幅な縮小が達成できる。実装の場合、Ｅ型の場
合、実装面積は２０ｍｍ×１４．３５ｍｍとなるが、本
実施形態の場合は１２．３ｍｍ×８ｍｍと大幅に小さく
なる。
【００７６】（２）多層配線基板２ストリップライン構
造にマイクロストリップライン構造を積み重ねた構造と
なるため、伝送線路（信号配線等）の長さを長くとって
も、伝送線路は２段に設けられるため、多層配線基板の
大きさは小さくでき、高周波パワーモジュールの小型化
が達成できる。
【００７７】（３）誘電体層間に設けられた信号配線は
その上下を誘電体層を介してグランド配線で挟まれる構
造となることから、電気・電磁的シールドがなされ、高
周波特性が安定する。
【００７８】（４）内層のグランド配線は編み目構造と
なっていることから、編み目部分には誘電体層が入り込
み、グランド配線の上下の誘電体層の接合強度が高くな
り、剥がれ難い多層配線基板となる。したがって、耐湿
性に優れた高周波パワーモジュールとなる。
【００７９】（５）能動部品において、半導体チップ４
４，４５は多層配線基板２の主面に設けられた窪み４
２，４３に固定され、半導体チップの電極面と多層配線
基板の配線面の高さは略同一高さとなり、前記半導体チ
ップの電極と前記配線を接続する前記ワイヤ４６は略直
線状に延在している。したがって、ワイヤが短くなり、
抵抗が軽減されて高周波特性が良好となる。例えば出力
ゲインが大きくなる。
【００８０】（６）多層配線基板２の所望部分には、所
望の誘電体層から最下層の誘電体層まで貫通延在するサ
ーマルビィア１６が設けられている。したがって、熱放
散性が高くなり、安定した電気特性が得られる。
【００８１】（７）サーマルビィア１６の上には半導体
チップ４４，４５が位置している。したがって、半導体
チップ４４，４５で発熱した熱は速やかに外部に放散さ
れ、電界効果トランジスタが安定動作する。
【００８２】（８）多層配線基板２裏面の電極端子５に
おいて、グランド配線１５はその表面が実装用接合材に
濡れないレジスト膜１４で部分的に覆われて相互に独立
した複数のグランド端子７，８，１１，１２となってい
る。したがって、各電極端子５に均一に実装用接合材が
濡れるため、各電極端子５は確実に実装用接合材を介し
て実装基板に固定される。
【００８３】（９）多層配線基板２の裏面の電極端子５
の配列間隔は同一ピッチとなっている。したがって、各
電極端子５は実装用接合材の片寄りもなく実装用接合材
のブリッジ等の不良も発生しなくなる。また、実装のセ
ルフアライン化も可能となる。
【００８４】（１０）多層配線基板２の裏面の電極端子
５のうち、少なくともグランド端子７，８，１１，１２
以外の電極端子は、多層配線基板２の側面の上下に延在
する端面スルーホール２０を介して各層の配線に接続さ
れている。すなわち、高周波パワーモジュールはＬＣＣ
（リードレス・チップ・キャリア）構造となり、小型化
が達成できる。
【００８５】（１１）多層配線基板２は低温焼成多層セ
ラミック基板となることから、配線は融点の低い銀系金
属（Ａｇ−Ｐｔ）からなる高導電性金属で形成できるた
め、抵抗の低減から高周波特性が良好となる。すなわ
ち、出力ゲインの向上を図ることができる。
【００８６】以上本発明者によってなされた発明を実施
形態に基づき具体的に説明したが、本発明は上記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない、たとえ
ば、図１０に示すように、キャップ４は、多層配線基板
２に設けた窪み６０の縁にフック６１を介して着脱自在
に取り付ける構造とすれば、多層配線基板２へのキャッ
プ４の着脱が容易となる。
【００８７】また、前記実施形態では、多層配線基板２
は多層配線構造となっていることから、誘電体層の厚さ
をさらに薄くでき、容量の増大を図ることができる。ま
た、多層配線基板２となることから、信号配線の長さも
さらに長くできるため、特性インピーダンスの増大を図
ることも可能である。この場合、酸化チタンやチタン酸
バリウム等誘電率の高い材料を誘電体層（誘電体板）と
して使用すれば、容量の増大はさらに高くなる。
【００８８】また、前記多層配線基板２は、ガラスセラ
ミック以外の配線基板材料を用いて形成できる。
【００８９】また、低温焼成多層配線基板の場合、高導
電性金属による配線としては、金や銅を使用できる。
【００９０】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である高周波
パワーモジュールに適用した場合について説明したが、
それに限定されるものではない。本発明は少なくとも混
成集積回路装置には適用できる。
【００９１】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００９２】（１）高周波パワーモジュールは、ＬＣＣ
構造となるため小型となる。また、配線基板は多層配線
基板となるため、信号配線は各段に形成できるため所定
の長さを得ることができ、配線基板の大きさも小さくで
き、パッケージの大きさを小さくできる。これらによっ
て高周波パワーモジュールの小型化，実装面積の縮小化
が達成できる。
【００９３】（２）高周波パワーモジュールは低温焼成
多層配線基板を使用するため、高導電性金属で配線を形
成できること、内層の信号配線はストリップライン構造
となることから電気・電磁的にシールドされること、半
導体チップで発生した熱はサーマルビィアによって速や
かにパッケージ外に放熱されること等によって高周波特
性の向上が達成できる。
【００９４】（３）多層配線基板の裏面に電極端子を設
けるとともに、多層配線基板をキャップで覆うことによ
高周波パワーモジュールを形成していることから、部品
点数が少なくなり、組立工数の低減，材料費の低減から
製造コストの低減が達成できる。
【図面の簡単な説明】
【図１】本発明の一実施形態である高周波パワーモジュ
ールの外観を示す斜視図である。
【図２】本実施形態の高周波パワーモジュールの断面図
である。
【図３】本実施形態のキャップを取り外した高周波パワ
ーモジュールを示す平面図である。
【図４】本実施形態の高周波パワーモジュールにおける
多層配線基板の構造を示す一部の斜視図である。
【図５】本実施形態の高周波パワーモジュールにおける
多層配線基板の表面、すなわち上段誘電体層の露出面に
形成される配線パターン（第１層配線）を示す平面図で
ある。
【図６】本実施形態の高周波パワーモジュールにおける
多層配線基板の上段誘電体層と中段誘電体層との間に形
成される配線パターン（第２層配線）を示す平面図であ
る。
【図７】本実施形態の高周波パワーモジュールにおける
多層配線基板の中段誘電体層と下段誘電体層との間に形
成される配線パターン（第３層配線）を示す平面図であ
る。
【図８】本実施形態の高周波パワーモジュールにおける
多層配線基板の裏面、すなわち下段誘電体層の露出面に
形成される配線パターン（第４層配線）を示す底面図で
ある。
【図９】本実施形態の高周波パワーモジュールにおける
グランド配線となる第２層配線および第４層配線の一部
を示す平面図である。
【図１０】本発明の他の実施形態である高周波パワーモ
ジュールを示す断面図である。
【符号の説明】
１…混成集積回路装置（高周波パワーモジュール）、２
…多層配線基板、３…半田、４…キャップ、５…電極端
子（外部端子）、６…入力端子（Ｐin）、７…グランド
端子（ＧＮＤ）、８…グランド端子（ＧＮＤ）、９…ゲ
インコントロール端子（Ｖapc ）、１０…出力端子（Ｐ
out ）、１１，１２…グランド端子（ＧＮＤ）、１３…
電源端子（Ｖdd）、１４…レジスト膜、１５…グランド
配線、１６…サーマルビィア、２０…端面スルーホー
ル、２１…端面壁、２２…側壁、２３…接続片、２５…
上段誘電体層、２６…中段誘電体層、２７…下段誘電体
層、３０…第１層配線、３１…第２層配線、３２…第３
層配線、３３…第４層配線、３５…信号配線、３６…電
源配線、４０…ブラインド型ビィア、４１…貫通型ビィ
ア、４２，４３…窪み、４４，４５…半導体チップ、４
６…ワイヤ、４７…接合材、５０…ツェナーダイオー
ド、５１…抵抗、５２…コンデンサ、５３…コンデン
サ、５４…レジン。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 遠藤 恒雄 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 布川 康弘 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 神代 岩道 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 安達 徹朗 埼玉県入間郡毛呂山町大字旭台15番地 日 立東部セミコンダクタ株式会社内 (72)発明者 須藤 一雄 埼玉県入間郡毛呂山町大字旭台15番地 日 立東部セミコンダクタ株式会社内

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 多層配線基板と、前記多層配線基板の主
    面に搭載される少なくとも一つ以上の能動部品および受
    動部品と、前記能動部品の電極と前記多層配線基板の配
    線とを接続する導電性のワイヤと、前記多層配線基板の
    主面を覆うように多層配線基板に固定されるキャップ
    と、前記多層配線基板の裏面に設けられた前記多層配線
    の複数の電極端子とを有することを特徴とする混成集積
    回路装置。
  2. 【請求項２】 前記多層配線基板は配線を介在させて誘
    電体層を多段に積み重ねた構造となるとともに、前記誘
    電体層間に設けられた信号配線はその上下を誘電体層を
    介してグランド配線で挟まれるストリップライン構造と
    なっていることを特徴とする請求項１記載の混成集積回
    路装置。
  3. 【請求項３】 前記グランド配線は編み目構造となって
    いることを特徴とする請求項２記載の混成集積回路装
    置。
  4. 【請求項４】 前記能動部品において半導体チップは前
    記多層配線基板の主面に設けられた窪みに固定され、前
    記半導体チップの電極面と前記多層配線基板の配線面の
    高さは略同一高さとなり、前記半導体チップの電極と前
    記配線を接続する前記ワイヤは略直線状に延在している
    ことを特徴とする請求項１乃至請求項３のいずれか１項
    記載の混成集積回路装置。
  5. 【請求項５】 前記多層配線基板の所望部分には、所望
    の誘電体層から最下層の誘電体層まで貫通延在するサー
    マルビィアが設けられていることを特徴とする請求項１
    乃至請求項４のいずれか１項記載の混成集積回路装置。
  6. 【請求項６】 前記サーマルビィアの上には半導体チッ
    プが位置していることを特徴とする請求項５記載の混成
    集積回路装置。
  7. 【請求項７】 前記多層配線基板の裏面の電極端子にお
    いて、グランド電極端子はその表面が実装用接合材に濡
    れないレジスト膜で部分的に覆われて相互に独立した複
    数の電極端子となっていることを特徴とする請求項１乃
    至請求項６のいずれか１項記載の混成集積回路装置。
  8. 【請求項８】 前記多層配線基板の裏面の電極端子の配
    列間隔は同一ピッチとなっていることを特徴とする請求
    項７記載の混成集積回路装置。
  9. 【請求項９】 前記多層配線基板の裏面の電極端子のう
    ち、少なくともグランド電極以外の電極端子は多層配線
    基板の側面の上下に延在する端面スルーホール端子を介
    して各層の配線に接続されていることを特徴とする請求
    項１乃至請求項８のいずれか１項記載の混成集積回路装
    置。
  10. 【請求項１０】 前記多層配線基板は低温焼成多層セラ
    ミック基板となり、配線は高導電性金属で形成されてい
    ることを特徴とする請求項１乃至請求項９のいずれか１
    項記載の混成集積回路装置。
  11. 【請求項１１】 前記配線は銀系金属で形成されている
    ことを特徴とする請求項１０記載の混成集積回路装置。
  12. 【請求項１２】 前記キャップは多層配線基板に設けた
    窪みにフックを介して着脱自在に取り付けられているこ
    とを特徴とする請求項１乃至請求項１１のいずれか１項
    記載の混成集積回路装置。
  13. 【請求項１３】 前記多層配線基板には電界効果トラン
    ジスタを構成する半導体チップが多段に接続配置されて
    高周波パワーモジュールを構成していることを特徴とす
    る請求項１乃至請求項１２のいずれか１項記載の混成集
    積回路装置。
JP26835495A 1995-10-17 1995-10-17 混成集積回路装置 Expired - Fee Related JP3578366B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP26835495A JP3578366B2 (ja) 1995-10-17 1995-10-17 混成集積回路装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP26835495A JP3578366B2 (ja) 1995-10-17 1995-10-17 混成集積回路装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2004170999A Division JP2004253821A (ja) 2004-06-09 2004-06-09 混成集積回路装置

Publications (2)

Publication Number Publication Date
JPH09116091A true JPH09116091A (ja) 1997-05-02
JP3578366B2 JP3578366B2 (ja) 2004-10-20

Family

ID=17457369

Family Applications (1)

Application Number Title Priority Date Filing Date
JP26835495A Expired - Fee Related JP3578366B2 (ja) 1995-10-17 1995-10-17 混成集積回路装置

Country Status (1)

Country Link
JP (1) JP3578366B2 (ja)

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003068954A (ja) * 2001-08-28 2003-03-07 Kyocera Corp 半導体素子収納用パッケージ
JP2003168901A (ja) * 2001-11-29 2003-06-13 Kyocera Corp 電子部品装置
US6639311B2 (en) 2001-10-05 2003-10-28 Murata Manufacturing Co., Ltd. Multilayer ceramic electronic component, electronic component aggregate, and method for producing multilayer ceramic electronic component
US7176579B2 (en) 2002-12-27 2007-02-13 Renesas Technology Corp. Semiconductor module
US7190982B2 (en) 2003-01-28 2007-03-13 Matsushita Electric Industrial Co., Ltd. Radio frequency device
US7223636B2 (en) 2003-10-28 2007-05-29 Renesas Technology Corp. Manufacturing method of semiconductor device and semiconductor device
US7323770B2 (en) * 2001-02-06 2008-01-29 Renesas Technology Corp. Hybrid integrated circuit device, and method for fabricating the same, and electronic device
JP2008147573A (ja) * 2006-12-13 2008-06-26 Nec System Technologies Ltd 多層基板装置
JP4711038B2 (ja) * 2000-04-06 2011-06-29 日立金属株式会社 非可逆回路モジュール
JP2012079873A (ja) * 2010-09-30 2012-04-19 Honda Motor Co Ltd 電動車両用制御回路
CN103190082A (zh) * 2010-11-24 2013-07-03 日立金属株式会社 电子部件
JP2014241422A (ja) * 2001-03-02 2014-12-25 クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ 混合アナログおよびデジタル集積回路
EP2500937A3 (fr) * 2011-03-17 2017-10-18 Valeo Systèmes de Contrôle Moteur Circuit électronique à double couche isolante et son procéde de fabrication
DE102017216981A1 (de) 2016-09-27 2018-03-29 Mitsubishi Electric Corporation Halbleitermodul

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6370442A (ja) * 1986-09-11 1988-03-30 Kyocera Corp 多層配線基板
JPH06232287A (ja) * 1993-02-08 1994-08-19 Nec Corp ハイブリッドｉｃ
JPH0745746A (ja) * 1993-07-30 1995-02-14 Toshiba Lighting & Technol Corp 高周波ハイブリッドアッテネータ回路
JPH07106811A (ja) * 1993-09-29 1995-04-21 Matsushita Electron Corp 高周波回路
JPH08321567A (ja) * 1995-03-20 1996-12-03 Matsushita Electron Corp 高周波集積回路装置およびその製造方法
JPH0922964A (ja) * 1995-07-05 1997-01-21 Mitsubishi Electric Corp マイクロ波回路基板

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6370442A (ja) * 1986-09-11 1988-03-30 Kyocera Corp 多層配線基板
JPH06232287A (ja) * 1993-02-08 1994-08-19 Nec Corp ハイブリッドｉｃ
JPH0745746A (ja) * 1993-07-30 1995-02-14 Toshiba Lighting & Technol Corp 高周波ハイブリッドアッテネータ回路
JPH07106811A (ja) * 1993-09-29 1995-04-21 Matsushita Electron Corp 高周波回路
JPH08321567A (ja) * 1995-03-20 1996-12-03 Matsushita Electron Corp 高周波集積回路装置およびその製造方法
JPH0922964A (ja) * 1995-07-05 1997-01-21 Mitsubishi Electric Corp マイクロ波回路基板

Cited By (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4711038B2 (ja) * 2000-04-06 2011-06-29 日立金属株式会社 非可逆回路モジュール
US8581395B2 (en) 2001-02-06 2013-11-12 Renesas Electronics Corporation Hybrid integrated circuit device and electronic device
US7902656B2 (en) 2001-02-06 2011-03-08 Renesas Electronics Corporation Hybrid integrated circuit device, and method for fabricating the same, and electronic device
US8084852B2 (en) 2001-02-06 2011-12-27 Renesas Electronics Corporation Hybrid integrated circuit device, and method for fabricating the same, and electronic device
US8222734B2 (en) 2001-02-06 2012-07-17 Renesas Electronics Corporation Hybrid integrated circuit device and electronic device
US7323770B2 (en) * 2001-02-06 2008-01-29 Renesas Technology Corp. Hybrid integrated circuit device, and method for fabricating the same, and electronic device
JP2008160161A (ja) * 2001-02-06 2008-07-10 Renesas Technology Corp 混成集積回路装置及びその製造方法並びに電子装置
US7518228B2 (en) 2001-02-06 2009-04-14 Renesas Technology Corp. Hybrid integrated circuit device, and method for fabricating the same, and electronic device
US7755182B2 (en) 2001-02-06 2010-07-13 Renesas Technology Corp. Hybrid integrated circuit device, and method for fabricating the same, and electronic device
JP2014241422A (ja) * 2001-03-02 2014-12-25 クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ 混合アナログおよびデジタル集積回路
JP2018022903A (ja) * 2001-03-02 2018-02-08 クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ 混合アナログおよびデジタル集積回路
JP2003068954A (ja) * 2001-08-28 2003-03-07 Kyocera Corp 半導体素子収納用パッケージ
US6844220B2 (en) 2001-10-05 2005-01-18 Murata Manufacturing Co., Ltd. Multilayer ceramic electronic component, electronic component aggregate, and method for producing multilayer ceramic electronic component
US6639311B2 (en) 2001-10-05 2003-10-28 Murata Manufacturing Co., Ltd. Multilayer ceramic electronic component, electronic component aggregate, and method for producing multilayer ceramic electronic component
JP2003168901A (ja) * 2001-11-29 2003-06-13 Kyocera Corp 電子部品装置
US7176579B2 (en) 2002-12-27 2007-02-13 Renesas Technology Corp. Semiconductor module
US7190982B2 (en) 2003-01-28 2007-03-13 Matsushita Electric Industrial Co., Ltd. Radio frequency device
US7223636B2 (en) 2003-10-28 2007-05-29 Renesas Technology Corp. Manufacturing method of semiconductor device and semiconductor device
JP2008147573A (ja) * 2006-12-13 2008-06-26 Nec System Technologies Ltd 多層基板装置
JP2012079873A (ja) * 2010-09-30 2012-04-19 Honda Motor Co Ltd 電動車両用制御回路
CN103190082A (zh) * 2010-11-24 2013-07-03 日立金属株式会社 电子部件
CN103190082B (zh) * 2010-11-24 2015-09-16 日立金属株式会社 电子部件
US9351404B2 (en) 2010-11-24 2016-05-24 Hitachi Metals, Ltd. Electronic device
EP2500937A3 (fr) * 2011-03-17 2017-10-18 Valeo Systèmes de Contrôle Moteur Circuit électronique à double couche isolante et son procéde de fabrication
DE102017216981B4 (de) 2016-09-27 2022-10-06 Mitsubishi Electric Corporation Halbleitermodul
DE102017216981A1 (de) 2016-09-27 2018-03-29 Mitsubishi Electric Corporation Halbleitermodul
US10325895B2 (en) 2016-09-27 2019-06-18 Mitsubishi Electric Corporation Semiconductor module

Also Published As

Publication number Publication date
JP3578366B2 (ja) 2004-10-20

Similar Documents

Publication Publication Date Title
US5717249A (en) RF power amplifying circuit device
US6885561B1 (en) Multiple chip module with integrated RF capabilities
US5075759A (en) Surface mounting semiconductor device and method
US6335669B1 (en) RF circuit module
US6396141B2 (en) Tape ball grid array with interconnected ground plane
JP3051011B2 (ja) パワ−モジュ−ル
JP3426842B2 (ja) 高周波用電力増幅器
JP2000331835A (ja) 積層電子部品及び回路モジュール
JP3578366B2 (ja) 混成集積回路装置
US5475565A (en) Power distribution lid for IC package
JPH08222657A (ja) 半導体集積回路装置
JPH05109802A (ja) 半導体装置
JP2003197835A (ja) 電力増幅モジュール及び電力増幅モジュール用要素集合体
JPH11191603A (ja) 半導体集積回路装置およびその製造方法
JPH10242377A (ja) 高周波電力増幅器モジュール
JPH05167302A (ja) 高周波電力増幅回路装置およびそれを含む高周波モジュール
JP2001127237A (ja) 高周波モジュール
JP3710557B2 (ja) 混成集積回路装置およびその製造に用いる基板シートならびにその混成集積回路装置を組み込んだ電子装置
JPH11176987A (ja) 高周波用電力増幅器
JPH0563454A (ja) 半導体装置
JP2002164658A (ja) モジュール基板
US5650665A (en) Hybrid integrated circuit device including circuit patterns of different conductivity and circuit elements mounted on an insulating substrate
JP2000216307A (ja) 増幅装置
JP2001257415A (ja) 光半導体装置
JP2004253821A (ja) 混成集積回路装置

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040413

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040609

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20040706

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20040709

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080723

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080723

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090723

Year of fee payment: 5

LAPS Cancellation because of no payment of annual fees