JPH04350959A - 半導体装置およびその実装体 - Google Patents
半導体装置およびその実装体Info
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- JPH04350959A JPH04350959A JP3152332A JP15233291A JPH04350959A JP H04350959 A JPH04350959 A JP H04350959A JP 3152332 A JP3152332 A JP 3152332A JP 15233291 A JP15233291 A JP 15233291A JP H04350959 A JPH04350959 A JP H04350959A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 65
- 239000008188 pellet Substances 0.000 claims abstract description 65
- 230000017525 heat dissipation Effects 0.000 claims description 60
- 238000009429 electrical wiring Methods 0.000 claims description 9
- 238000004806 packaging method and process Methods 0.000 abstract description 3
- 239000004020 conductor Substances 0.000 description 20
- 238000000034 method Methods 0.000 description 15
- 230000005855 radiation Effects 0.000 description 14
- 239000000758 substrate Substances 0.000 description 11
- 230000000694 effects Effects 0.000 description 9
- 239000011152 fibreglass Substances 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 230000002093 peripheral effect Effects 0.000 description 5
- 229910000679 solder Inorganic materials 0.000 description 5
- 238000005476 soldering Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 4
- 239000003822 epoxy resin Substances 0.000 description 4
- 229920000647 polyepoxide Polymers 0.000 description 4
- 229920005989 resin Polymers 0.000 description 4
- 239000011347 resin Substances 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 239000011889 copper foil Substances 0.000 description 2
- 239000006071 cream Substances 0.000 description 2
- 230000002452 interceptive effect Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 238000007650 screen-printing Methods 0.000 description 2
- 239000003566 sealing material Substances 0.000 description 2
- 239000000725 suspension Substances 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- OFLYIWITHZJFLS-UHFFFAOYSA-N [Si].[Au] Chemical compound [Si].[Au] OFLYIWITHZJFLS-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 230000005496 eutectics Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/49105—Connecting at different heights
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
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- H01L2224/4912—Layout
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- H01L2224/732—Location after the connecting process
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
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- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
実装技術に関し、特に、半導体装置の放熱性能を向上さ
せる技術に係り、例えば、ピン・グリッド・アレー・パ
ッケージを備えている半導体集積回路装置（以下、ＰＧ
Ａ・ＩＣということがある。）およびその実装に利用し
て有効な技術に関する。
実装技術に関し、特に、半導体装置の放熱性能を向上さ
せる技術に係り、例えば、ピン・グリッド・アレー・パ
ッケージを備えている半導体集積回路装置（以下、ＰＧ
Ａ・ＩＣということがある。）およびその実装に利用し
て有効な技術に関する。
【０００２】
【従来の技術】一般に、ＰＧＡ・ＩＣは多ピンであるた
め、高い放熱性能が要求される。そこで、ＰＧＡ・ＩＣ
において放熱性能を高める場合には、ＰＧＡ・ＩＣのパ
ッケージの一主面に放熱フィンや放熱板が付設されてい
る。
め、高い放熱性能が要求される。そこで、ＰＧＡ・ＩＣ
において放熱性能を高める場合には、ＰＧＡ・ＩＣのパ
ッケージの一主面に放熱フィンや放熱板が付設されてい
る。
【０００３】なお、ＰＧＡ・ＩＣを述べてある例として
は、日経マグロウヒル社発行「日経マイクロデバイセズ
ＮＯ．２」１９８４年６月１１日発行 Ｐ１６０〜Ｐ
１６８、がある。
は、日経マグロウヒル社発行「日経マイクロデバイセズ
ＮＯ．２」１９８４年６月１１日発行 Ｐ１６０〜Ｐ
１６８、がある。
【０００４】また、放熱フィンや放熱板をＩＣのパッケ
ージに付設する技術を述べてある例としては、特公昭６
３−３４６０号公報、がある。
ージに付設する技術を述べてある例としては、特公昭６
３−３４６０号公報、がある。
【０００５】
【発明が解決しようとする課題】しかし、ＰＧＡ・ＩＣ
のパッケージの一主面に放熱フィンや放熱板を付設して
放熱性能を高める技術においては、次のような問題点が
ある。
のパッケージの一主面に放熱フィンや放熱板を付設して
放熱性能を高める技術においては、次のような問題点が
ある。
【０００６】■ 占有面積や占有体積（パッケージの
高さが影響する。）が大きくなるため、最近の高密度実
装の要求に答えることができない。
高さが影響する。）が大きくなるため、最近の高密度実
装の要求に答えることができない。
【０００７】■ 小形のＰＧＡ・ＩＣのパッケージに
あっては、パッケージの一主面の表面積に対する熱抵抗
が大きいため、パッケージの一主面に放熱フィンや放熱
板を付設したのでは、放熱性能を充分に高めることがで
きない。
あっては、パッケージの一主面の表面積に対する熱抵抗
が大きいため、パッケージの一主面に放熱フィンや放熱
板を付設したのでは、放熱性能を充分に高めることがで
きない。
【０００８】本発明の目的は、高密度実装の要求に答え
つつ、放熱性能を充分に高めることができる半導体装置
およびその実装技術を提供することにある。
つつ、放熱性能を充分に高めることができる半導体装置
およびその実装技術を提供することにある。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、次の通り
である。
発明のうち代表的なものの概要を説明すれば、次の通り
である。
【００１１】すなわち、電子回路が作り込まれている半
導体ペレットと、互いに絶縁されて半導体ペレットの外
方に放射状に配線されているとともに、半導体ペレット
の電極パッドにそれぞれ電気的に接続されている複数本
のリードと、前記半導体ペレットおよび前記各リードの
インナ部を封止するように成形されているパッケージと
を備えている半導体装置において、前記パッケージに放
熱部材が一主面から外部に略直角に突出されているとと
もに、放熱ピンはパッケージの内部において前記半導体
ペレットと熱伝導的に接続されていることを特徴とする
。
導体ペレットと、互いに絶縁されて半導体ペレットの外
方に放射状に配線されているとともに、半導体ペレット
の電極パッドにそれぞれ電気的に接続されている複数本
のリードと、前記半導体ペレットおよび前記各リードの
インナ部を封止するように成形されているパッケージと
を備えている半導体装置において、前記パッケージに放
熱部材が一主面から外部に略直角に突出されているとと
もに、放熱ピンはパッケージの内部において前記半導体
ペレットと熱伝導的に接続されていることを特徴とする
。
【００１２】
【作用】前記した手段によれば、放熱部材が半導体ペレ
ットに熱伝導的に直接接続されているため、半導体ペレ
ットの発熱は放熱部材を通じてパッケージの外部にきわ
めて効果的に放出されることになる。したがって、小さ
な占有面積でも充分に放熱性能を高めることができる。 また、放熱部材はパッケージの一主面に直角に配設され
ているため、この半導体装置の実装時に放熱部材はパッ
ケージの占有面積内に収まることになる。
ットに熱伝導的に直接接続されているため、半導体ペレ
ットの発熱は放熱部材を通じてパッケージの外部にきわ
めて効果的に放出されることになる。したがって、小さ
な占有面積でも充分に放熱性能を高めることができる。 また、放熱部材はパッケージの一主面に直角に配設され
ているため、この半導体装置の実装時に放熱部材はパッ
ケージの占有面積内に収まることになる。
【００１３】
【実施例】図１は本発明の一実施例であるＰＧＡ・ＩＣ
の実装状態を示す正面断面図である。図２以降はそのＰ
ＧＡ・ＩＣの製造方法の各工程を示すものである。
の実装状態を示す正面断面図である。図２以降はそのＰ
ＧＡ・ＩＣの製造方法の各工程を示すものである。
【００１４】本実施例において、本発明に係る半導体装
置はＰＧＡ・ＩＣとして構成されている。このＰＧＡ・
ＩＣ３５は、絶縁基板としてのガラス強化プラスチック
（エポキシ樹脂系）が用いられて積層されて、略正方形
の板形状に形成されているベース１１と、このベース１
１の一主面にボンディングされており、電子回路が作り
込まれている半導体ペレット２６と、前記ベース１１に
互いに絶縁されるように放射状に配線されている複数本
のリード１６と、各リード１６の内側先端部（以下、イ
ンナ部という。）１７と半導体ペレット２６の各電極パ
ッド２７との間にそれぞれ橋絡されているワイヤ２８群
と、ベース１１の一主面に半導体ペレット２６、前記各
リード１６の一部およびワイヤ２８群を樹脂封止するよ
うに成形されている気密封止パッケージ３０とを備えて
いる。
置はＰＧＡ・ＩＣとして構成されている。このＰＧＡ・
ＩＣ３５は、絶縁基板としてのガラス強化プラスチック
（エポキシ樹脂系）が用いられて積層されて、略正方形
の板形状に形成されているベース１１と、このベース１
１の一主面にボンディングされており、電子回路が作り
込まれている半導体ペレット２６と、前記ベース１１に
互いに絶縁されるように放射状に配線されている複数本
のリード１６と、各リード１６の内側先端部（以下、イ
ンナ部という。）１７と半導体ペレット２６の各電極パ
ッド２７との間にそれぞれ橋絡されているワイヤ２８群
と、ベース１１の一主面に半導体ペレット２６、前記各
リード１６の一部およびワイヤ２８群を樹脂封止するよ
うに成形されている気密封止パッケージ３０とを備えて
いる。
【００１５】前記ベース１１には放熱部材としての放熱
ピン２３が複数本、前記気密封止パッケージ３０の内外
方向に貫通するようにそれぞれ植設されており、この放
熱ピン２３は気密封止パッケージ３０の内部において前
記半導体ペレット２６がボンディングされたヒートシン
ク２０に熱伝導的に接続されている。
ピン２３が複数本、前記気密封止パッケージ３０の内外
方向に貫通するようにそれぞれ植設されており、この放
熱ピン２３は気密封止パッケージ３０の内部において前
記半導体ペレット２６がボンディングされたヒートシン
ク２０に熱伝導的に接続されている。
【００１６】このように構成されているＰＧＡ・ＩＣ４
７は、次のような製造方法により製造されている。この
製造方法の説明により、本発明の一実施例である前記Ｐ
ＧＡ・ＩＣの構成についての詳細が共に明らかにされる
。
７は、次のような製造方法により製造されている。この
製造方法の説明により、本発明の一実施例である前記Ｐ
ＧＡ・ＩＣの構成についての詳細が共に明らかにされる
。
【００１７】本実施例に係るＰＧＡ・ＩＣの製造方法に
は、ガラス強化プラスチック（エポキシ樹脂系）を用い
られて、図２および図３に示されているように製作され
たベース１１が使用される。ベース１１は枠部材１２と
基板部材１３とを備えており、枠部材１２は正方形枠形
状の板体に形成され、基板部材１３はこの枠部材１２と
同一の外形を有する正方形の板体に形成されている。枠
部材１２にはスルーホール１４が多数個、周辺部に２列
の略正方形枠上にそれぞれ規則的に配されて、厚さ方向
（以下、上下方向とする。）に貫通するように開設され
ている。スルーホール１４の内周面にはスルーホール導
体１５が被着されている。
は、ガラス強化プラスチック（エポキシ樹脂系）を用い
られて、図２および図３に示されているように製作され
たベース１１が使用される。ベース１１は枠部材１２と
基板部材１３とを備えており、枠部材１２は正方形枠形
状の板体に形成され、基板部材１３はこの枠部材１２と
同一の外形を有する正方形の板体に形成されている。枠
部材１２にはスルーホール１４が多数個、周辺部に２列
の略正方形枠上にそれぞれ規則的に配されて、厚さ方向
（以下、上下方向とする。）に貫通するように開設され
ている。スルーホール１４の内周面にはスルーホール導
体１５が被着されている。
【００１８】枠部材１２の一端面（以下、上面とする。
）には電気配線としてのリード１６が複数本、枠部材１
２の内周辺縁から外周辺付近に向けて放射状にそれぞれ
配されて、かつ、互いに絶縁するように形成されており
、各リード１６はその外側端部において各スルーホール
導体１５にそれぞれ電気的に接続されている。リード１
６群の形成方法としては、スクリーン印刷法や、銅箔を
ホトエッチングする方法等が使用される。リード１６の
内側先端部としてのインナ部１７のそれぞれは、枠部材
１２の内側周辺部において周方向に適当なエアギャップ
を置かれて放射状に配されることにより、後記するペレ
ット２６の各電極パッド２７にそれぞれ対向するように
なっている。
２の内周辺縁から外周辺付近に向けて放射状にそれぞれ
配されて、かつ、互いに絶縁するように形成されており
、各リード１６はその外側端部において各スルーホール
導体１５にそれぞれ電気的に接続されている。リード１
６群の形成方法としては、スクリーン印刷法や、銅箔を
ホトエッチングする方法等が使用される。リード１６の
内側先端部としてのインナ部１７のそれぞれは、枠部材
１２の内側周辺部において周方向に適当なエアギャップ
を置かれて放射状に配されることにより、後記するペレ
ット２６の各電極パッド２７にそれぞれ対向するように
なっている。
【００１９】この枠部材１２と同一の外形を有する正方
形の板体に形成されている基板部材１３には、リードピ
ン挿通用のスルーホール１８が多数個、周辺部に２列の
略正方形枠上にそれぞれ規則的に、かつ、枠部材１２に
おける各スルーホール１４と対向するように配されて、
厚さ方向（以下、上下方向とする。）に貫通するように
開設されている。また、基板部材１３には正方形の穴形
状に形成されたヒートシンク収納凹部１９が中央部に同
心的に配されて、一体的に没設されており、このヒート
シンク収納凹部１９には銅等のような熱伝導性の良好な
金属材料が用いられて、収納凹部１９と同形の板体に形
成されたヒートシンク２０が埋め込まれている。
形の板体に形成されている基板部材１３には、リードピ
ン挿通用のスルーホール１８が多数個、周辺部に２列の
略正方形枠上にそれぞれ規則的に、かつ、枠部材１２に
おける各スルーホール１４と対向するように配されて、
厚さ方向（以下、上下方向とする。）に貫通するように
開設されている。また、基板部材１３には正方形の穴形
状に形成されたヒートシンク収納凹部１９が中央部に同
心的に配されて、一体的に没設されており、このヒート
シンク収納凹部１９には銅等のような熱伝導性の良好な
金属材料が用いられて、収納凹部１９と同形の板体に形
成されたヒートシンク２０が埋め込まれている。
【００２０】基板部材１３のヒートシンク収納凹部１９
の底面には、放熱部材としての放熱ピン２３が複数本、
内外方向に貫通するようにそれぞれ挿通されており、各
放熱ピン２３の頭部２４はヒートシンク２０に密着され
ることにより熱伝導的に接続されている。各放熱ピン２
３は基板部材１３の下面から直角に外部に突出されてい
る。そして、放熱ピン２３群は後記する実装基板のスル
ーホールに対応するように規則的に配列されている。
の底面には、放熱部材としての放熱ピン２３が複数本、
内外方向に貫通するようにそれぞれ挿通されており、各
放熱ピン２３の頭部２４はヒートシンク２０に密着され
ることにより熱伝導的に接続されている。各放熱ピン２
３は基板部材１３の下面から直角に外部に突出されてい
る。そして、放熱ピン２３群は後記する実装基板のスル
ーホールに対応するように規則的に配列されている。
【００２１】このように形成されている基板部材１３の
上面には前記のように形成されている枠部材１２が、同
心的に配されて接着材等（図示せず）を介して接合され
ている。基板部材１３が枠部材１２に同心的に配されて
接合されることにより、全体としてのベース１１の上面
中央部には正方形平板形状の凹部２１が上向きに形成さ
れた状態になっている。この凹部２１の底部には基板部
材１３に埋め込まれた前記ヒートシンク２０の上面が露
出した状態になっている。
上面には前記のように形成されている枠部材１２が、同
心的に配されて接着材等（図示せず）を介して接合され
ている。基板部材１３が枠部材１２に同心的に配されて
接合されることにより、全体としてのベース１１の上面
中央部には正方形平板形状の凹部２１が上向きに形成さ
れた状態になっている。この凹部２１の底部には基板部
材１３に埋め込まれた前記ヒートシンク２０の上面が露
出した状態になっている。
【００２２】この接合状態において、基板部材１３に開
設された各スルーホール１８と、枠部材１２に開設され
た各スルーホール１４とはそれぞれ一直線状に合致され
た状態になっている。互いに一直線状に合致した各スル
ーホール１４およびスルーホール１８のそれぞれには、
リードのアウタ部としてのリードピン２２が嵌入されて
おり、各リードピン２２はスルーホール導体１５を介し
てリード１６にそれぞれ電気的に接続された状態になっ
ている。
設された各スルーホール１８と、枠部材１２に開設され
た各スルーホール１４とはそれぞれ一直線状に合致され
た状態になっている。互いに一直線状に合致した各スル
ーホール１４およびスルーホール１８のそれぞれには、
リードのアウタ部としてのリードピン２２が嵌入されて
おり、各リードピン２２はスルーホール導体１５を介し
てリード１６にそれぞれ電気的に接続された状態になっ
ている。
【００２３】このように構成されているベース１１には
ペレット・ボンディング工程およびワイヤ・ボンディン
グ工程において、図４および図５に示されているように
、ペレットおよびワイヤがそれぞれボンディングされる
。このペレットおよびワイヤ・ボンディング作業におい
て、ベース１１はその凹部２１が上向きになった状態に
配される。
ペレット・ボンディング工程およびワイヤ・ボンディン
グ工程において、図４および図５に示されているように
、ペレットおよびワイヤがそれぞれボンディングされる
。このペレットおよびワイヤ・ボンディング作業におい
て、ベース１１はその凹部２１が上向きになった状態に
配される。
【００２４】まず、ペレットボンディング工程において
、ベース１１の凹部２１における底面に露出されたヒー
トシンク２０上にボンディング層２５を介して半導体ペ
レット２６（以下、ペレットという。）がボンディング
される。ボンディング層２５は銀ペーストや金−シリコ
ン共晶層等の熱伝導率の高い材料により形成される。 したがって、ペレット２６は熱伝導的にはボンディング
層２５およびヒートシンク２０により放熱ピン２３に直
接接続された状態になっている。
、ベース１１の凹部２１における底面に露出されたヒー
トシンク２０上にボンディング層２５を介して半導体ペ
レット２６（以下、ペレットという。）がボンディング
される。ボンディング層２５は銀ペーストや金−シリコ
ン共晶層等の熱伝導率の高い材料により形成される。 したがって、ペレット２６は熱伝導的にはボンディング
層２５およびヒートシンク２０により放熱ピン２３に直
接接続された状態になっている。
【００２５】次いで、ワイヤ・ボンディング工程におい
て、ベース１１にボンディングされたペレット２６の各
電極パッド２７と、ベース１１に形成された各リード１
６のインナ部１７との間にワイヤ２８がその両端部をボ
ンディングされて、それぞれ橋絡される。また、ペレッ
ト２６のグランド端子はヒートシンク２０にワイヤボン
ディング等の適当な手段により電気的に接続される（図
示せず）。
て、ベース１１にボンディングされたペレット２６の各
電極パッド２７と、ベース１１に形成された各リード１
６のインナ部１７との間にワイヤ２８がその両端部をボ
ンディングされて、それぞれ橋絡される。また、ペレッ
ト２６のグランド端子はヒートシンク２０にワイヤボン
ディング等の適当な手段により電気的に接続される（図
示せず）。
【００２６】このようにしてペレットおよびワイヤ・ボ
ンディングされた組立体２９には気密封止パッケージ３
０が、図６に示されているように成形される。
ンディングされた組立体２９には気密封止パッケージ３
０が、図６に示されているように成形される。
【００２７】すなわち、複数本のリードピン２２が固着
されたベース１１の上面の周辺部には、ガラス強化プラ
スチックが用いられて略正方形枠形状の平板に形成され
たダム３１がスルーホール１４を被覆するように配され
て固着されている。これにより、ベース１１上における
ダム３１の内側にはキャビティー３２が形成されること
になる。
されたベース１１の上面の周辺部には、ガラス強化プラ
スチックが用いられて略正方形枠形状の平板に形成され
たダム３１がスルーホール１４を被覆するように配され
て固着されている。これにより、ベース１１上における
ダム３１の内側にはキャビティー３２が形成されること
になる。
【００２８】そして、ダム３１上にはガラス強化プラス
チックが用いられて略正方形の平板形状に形成されたキ
ャップ３３がキャビティー３２を被覆するように配され
て、低融点ガラスやはんだ材料等から成る封止材層３４
を介して固着される。これにより、キャビティー３２内
部におけるペレット２６、ボンディングワイヤ２８およ
び各リード１６のインナ部１７が気密封止され、気密封
止パッケージ３０が構成されることになる。
チックが用いられて略正方形の平板形状に形成されたキ
ャップ３３がキャビティー３２を被覆するように配され
て、低融点ガラスやはんだ材料等から成る封止材層３４
を介して固着される。これにより、キャビティー３２内
部におけるペレット２６、ボンディングワイヤ２８およ
び各リード１６のインナ部１７が気密封止され、気密封
止パッケージ３０が構成されることになる。
【００２９】以上のような工程を経ることにより、図６
に示されているように気密封止パッケージ３０を備えて
いる前記構成に係るＰＧＡ・ＩＣ３５が、製造されたこ
とになる。
に示されているように気密封止パッケージ３０を備えて
いる前記構成に係るＰＧＡ・ＩＣ３５が、製造されたこ
とになる。
【００３０】一方、このＰＧＡ・ＩＣ３５が実装される
実装基板４０は、図１に示されているように構成されて
いる。図１に示されている実装基板４０はガラス強化プ
ラスチック（エポキシ樹脂系）が用いられて製作された
ベース４１を備えている。このベース４１は一部が図示
されているが、所望の大きさおよび所望形状の板体に形
成されている。ベース４１におけるＰＧＡ・ＩＣ実装位
置の周辺部にはスルーホール４２が多数個、前記ＰＧＡ
・ＩＣ３５の各リードピン２２にそれぞれ対応するよう
に配されて、厚さ方向（以下、上下方向とする。）に貫
通するように開設されている。これらスルーホール４２
の内周面にはスルーホール導体４３が被着されている。
実装基板４０は、図１に示されているように構成されて
いる。図１に示されている実装基板４０はガラス強化プ
ラスチック（エポキシ樹脂系）が用いられて製作された
ベース４１を備えている。このベース４１は一部が図示
されているが、所望の大きさおよび所望形状の板体に形
成されている。ベース４１におけるＰＧＡ・ＩＣ実装位
置の周辺部にはスルーホール４２が多数個、前記ＰＧＡ
・ＩＣ３５の各リードピン２２にそれぞれ対応するよう
に配されて、厚さ方向（以下、上下方向とする。）に貫
通するように開設されている。これらスルーホール４２
の内周面にはスルーホール導体４３が被着されている。
【００３１】ベース４１の実装面と反対側の主面（以下
、下面とする。）には信号線等の電気配線４４が複数本
、各スルーホール導体４３からベース４１の外周辺（図
示せず）に向けて放射状にそれぞれ配されて、かつ、互
いに絶縁するように形成されており、各電気配線４４は
その内側端部において各スルーホール導体４３にそれぞ
れ電気的に接続されている。電気配線４４群の形成方法
としては、スクリーン印刷法や、銅箔をホトエッチング
する方法等が使用される。
、下面とする。）には信号線等の電気配線４４が複数本
、各スルーホール導体４３からベース４１の外周辺（図
示せず）に向けて放射状にそれぞれ配されて、かつ、互
いに絶縁するように形成されており、各電気配線４４は
その内側端部において各スルーホール導体４３にそれぞ
れ電気的に接続されている。電気配線４４群の形成方法
としては、スクリーン印刷法や、銅箔をホトエッチング
する方法等が使用される。
【００３２】また、スルーホール４２に被着されたスル
ーホール導体４３の内径のそれぞれは、前記ＰＧＡ・Ｉ
Ｃ３５におけるリードピン２２が嵌入し得る寸法に設定
されている。そして、各リードピン２２はスルーホール
導体４３にはんだ付け等によって機械的かつ電気的にそ
れぞれ接続されるようになっており、このスルーホール
導体４３を介して信号線等の電気配線４４にそれぞれ電
気的に接続されるようになっている。
ーホール導体４３の内径のそれぞれは、前記ＰＧＡ・Ｉ
Ｃ３５におけるリードピン２２が嵌入し得る寸法に設定
されている。そして、各リードピン２２はスルーホール
導体４３にはんだ付け等によって機械的かつ電気的にそ
れぞれ接続されるようになっており、このスルーホール
導体４３を介して信号線等の電気配線４４にそれぞれ電
気的に接続されるようになっている。
【００３３】ベース４１におけるＰＧＡ・ＩＣ実装位置
の中央部には、放熱ピン用のスルーホール４５が複数個
、前記ＰＧＡ・ＩＣ３５の各放熱ピン２３にそれぞれ対
応するように配されて、上下方向に貫通するように開設
されている。これらスルーホール４５の内周面にはスル
ーホール導体４６が被着されている。このスルーホール
導体４６の内径のそれぞれは、前記ＰＧＡ・ＩＣ３５の
放熱ピン２３が嵌入し得る寸法に設定されている。そし
て、各放熱ピン２３はスルーホール導体４６にはんだ付
け等によって機械的かつ電気的に接続されるようになっ
ており、このスルーホール導体４６、放熱ピン２３、ヒ
ートシンク２０およびボンディング層２５を介して、ペ
レット２６は実装基板４０に熱伝導的に直接接続される
ようになっている。
の中央部には、放熱ピン用のスルーホール４５が複数個
、前記ＰＧＡ・ＩＣ３５の各放熱ピン２３にそれぞれ対
応するように配されて、上下方向に貫通するように開設
されている。これらスルーホール４５の内周面にはスル
ーホール導体４６が被着されている。このスルーホール
導体４６の内径のそれぞれは、前記ＰＧＡ・ＩＣ３５の
放熱ピン２３が嵌入し得る寸法に設定されている。そし
て、各放熱ピン２３はスルーホール導体４６にはんだ付
け等によって機械的かつ電気的に接続されるようになっ
ており、このスルーホール導体４６、放熱ピン２３、ヒ
ートシンク２０およびボンディング層２５を介して、ペ
レット２６は実装基板４０に熱伝導的に直接接続される
ようになっている。
【００３４】ベース４１の下面における放熱ピン用スル
ーホール４５の対応位置には、モーストネガティブ電位
配線としてのグランド配線４７が、前記電気配線４４と
同様に製作されて形成されており、このグランド配線４
７は放熱ピン用のスルーホール導体４６に電気的に接続
されている。
ーホール４５の対応位置には、モーストネガティブ電位
配線としてのグランド配線４７が、前記電気配線４４と
同様に製作されて形成されており、このグランド配線４
７は放熱ピン用のスルーホール導体４６に電気的に接続
されている。
【００３５】次に、前記構成に係るＰＧＡ・ＩＣ３５の
前記構成に係る実装基板４０への実装作業、および、そ
の作用を説明する。
前記構成に係る実装基板４０への実装作業、および、そ
の作用を説明する。
【００３６】前記ＰＧＡ・ＩＣ３５は実装基板４０の上
面にそのリードピン２２側が対向されるととともに、各
リードピン２２および放熱ピン２３が実装基板３０のス
ルーホール４２および４５にそれぞれ上から挿入される
。
面にそのリードピン２２側が対向されるととともに、各
リードピン２２および放熱ピン２３が実装基板３０のス
ルーホール４２および４５にそれぞれ上から挿入される
。
【００３７】続いて、ＰＧＡ・ＩＣ３５が実装基板４０
上にセットされた状態で、リフローはんだ付け処理等が
実施されると、各リードピン２２および放熱ピン２３と
、実装基板３０のスルーホール４２および４５における
スルーホール導体４３、および４６とがはんだ付けされ
るため、ＰＧＡ・ＩＣ３５は実装基板４０に電気的かつ
機械的に接続された実装状態になる。
上にセットされた状態で、リフローはんだ付け処理等が
実施されると、各リードピン２２および放熱ピン２３と
、実装基板３０のスルーホール４２および４５における
スルーホール導体４３、および４６とがはんだ付けされ
るため、ＰＧＡ・ＩＣ３５は実装基板４０に電気的かつ
機械的に接続された実装状態になる。
【００３８】この実装状態において、実装基板４０のグ
ランド配線４７を介してＰＧＡ・ＩＣ３５に通電される
と、この実装基板４０の放熱ピン用スルーホール導体４
５はグランド配線４７に電気的に接続されているため、
ペレット２６はヒートシンク２０、放熱ピン２３および
グランド配線４７を通じてモーストネガティブ電位の状
態になる。したがって、ヒートシンク２０は電磁気的に
安定した状態になる。その結果、ヒートシンク２０は気
密封止パッケージ３０の内部に気密封止されているペレ
ット２６およびリード１６群をきわめて効果的に磁気遮
蔽することになる。この磁気遮蔽効果により、外部磁気
ノイズ、内部磁気ノイズを相互に遮断することができる
ため、ＰＧＡ・ＩＣ３５の誤動作や、妨害電磁波による
障害の発生を防止することができる。
ランド配線４７を介してＰＧＡ・ＩＣ３５に通電される
と、この実装基板４０の放熱ピン用スルーホール導体４
５はグランド配線４７に電気的に接続されているため、
ペレット２６はヒートシンク２０、放熱ピン２３および
グランド配線４７を通じてモーストネガティブ電位の状
態になる。したがって、ヒートシンク２０は電磁気的に
安定した状態になる。その結果、ヒートシンク２０は気
密封止パッケージ３０の内部に気密封止されているペレ
ット２６およびリード１６群をきわめて効果的に磁気遮
蔽することになる。この磁気遮蔽効果により、外部磁気
ノイズ、内部磁気ノイズを相互に遮断することができる
ため、ＰＧＡ・ＩＣ３５の誤動作や、妨害電磁波による
障害の発生を防止することができる。
【００３９】また、ペレット２６が実装基板４０にヒー
トシンク２０および放熱ピン２３によって熱伝導的に直
接接続されているため、ペレット２６の発熱等はヒート
シンク２０および放熱ピン２３を通じて実装基板４０に
熱伝導によって効果的に放熱されることになる。したが
って、ＰＧＡ・ＩＣ３５の放熱性能を高めることにより
、ＰＧＡ・ＩＣ３５の電気的特性および信頼性を高める
ことができる。
トシンク２０および放熱ピン２３によって熱伝導的に直
接接続されているため、ペレット２６の発熱等はヒート
シンク２０および放熱ピン２３を通じて実装基板４０に
熱伝導によって効果的に放熱されることになる。したが
って、ＰＧＡ・ＩＣ３５の放熱性能を高めることにより
、ＰＧＡ・ＩＣ３５の電気的特性および信頼性を高める
ことができる。
【００４０】前記実施例によれば次の効果が得られる。
■ パッケージに放熱ピンを一主面から外部に略直角
に突出し、この放熱ピンをパッケージの内部において半
導体ペレットと熱伝導的に接続することにより、半導体
ペレットを実装基板に放熱ピンによって熱伝導的に直接
接続させることができるため、半導体ペレット等の発熱
を放熱ピンを通じて実装基板に熱伝導により効果的に放
熱させることができる。
に突出し、この放熱ピンをパッケージの内部において半
導体ペレットと熱伝導的に接続することにより、半導体
ペレットを実装基板に放熱ピンによって熱伝導的に直接
接続させることができるため、半導体ペレット等の発熱
を放熱ピンを通じて実装基板に熱伝導により効果的に放
熱させることができる。
【００４１】■ 前記■による放熱性能の向上効果に
より、半導体装置の電気的特性および信頼性を高めるこ
とができる。
より、半導体装置の電気的特性および信頼性を高めるこ
とができる。
【００４２】■ 金属製のヒートシンクに半導体ペレ
ットをボンディングし、このヒートシンクを放熱ピンを
介して実装基板の電気配線に接続させることにより、ヒ
ートシンクをモーストネガティブ電位に設定することが
できるため、ヒートシンクを電磁気的に安定化させるこ
とができ、その結果、パッケージの内部に封止されてい
る半導体ペレットやリードをきわめて効果的に磁気遮蔽
することができる。
ットをボンディングし、このヒートシンクを放熱ピンを
介して実装基板の電気配線に接続させることにより、ヒ
ートシンクをモーストネガティブ電位に設定することが
できるため、ヒートシンクを電磁気的に安定化させるこ
とができ、その結果、パッケージの内部に封止されてい
る半導体ペレットやリードをきわめて効果的に磁気遮蔽
することができる。
【００４３】■ 前記■の磁気遮蔽効果により、外部
磁気ノイズ、内部磁気ノイズを相互に遮断することがで
きるため、半導体装置の誤動作や、妨害電磁波による障
害の発生を防止することができる。
磁気ノイズ、内部磁気ノイズを相互に遮断することがで
きるため、半導体装置の誤動作や、妨害電磁波による障
害の発生を防止することができる。
【００４４】■ 放熱ピンをパッケージの一主面から
直角に突出させることにより、半導体装置の実装時に、
放熱ピンをパッケージの占有面積内に収めることができ
るとともに、放熱ピンを実装基板に機械的かつ電気的に
接続することができるため、占有面積および占有体積の
増加を回避することができ、高密度実装を促進すること
ができる。
直角に突出させることにより、半導体装置の実装時に、
放熱ピンをパッケージの占有面積内に収めることができ
るとともに、放熱ピンを実装基板に機械的かつ電気的に
接続することができるため、占有面積および占有体積の
増加を回避することができ、高密度実装を促進すること
ができる。
【００４５】図７は本発明の他の実施例であるＰＧＡ・
ＩＣの実装体を示す正面断面図、図８は図７のＶＩＩＩ
−ＶＩＩＩ線に沿う一部省略断面図である。
ＩＣの実装体を示す正面断面図、図８は図７のＶＩＩＩ
−ＶＩＩＩ線に沿う一部省略断面図である。
【００４６】本実施例２が前記実施例１と異なる点は、
放熱ピン２３がベース１１の周辺部に配列されたリード
ピン２２群における隣合うリードピン２２、２２間の間
に配設されている点にある。その作用および効果は前記
実施例１と同様である。
放熱ピン２３がベース１１の周辺部に配列されたリード
ピン２２群における隣合うリードピン２２、２２間の間
に配設されている点にある。その作用および効果は前記
実施例１と同様である。
【００４７】図９は本発明の他の実施例であるＱＦＰ・
ＩＣの実装状態を示す一部切断正面図、図１０はそのＱ
ＦＰ・ＩＣの樹脂封止パッケージを除いた状態を示す斜
視図である。
ＩＣの実装状態を示す一部切断正面図、図１０はそのＱ
ＦＰ・ＩＣの樹脂封止パッケージを除いた状態を示す斜
視図である。
【００４８】本実施例３において、本発明に係る半導体
装置は、樹脂封止形クワッド・フラット・パッケージを
備えているＩＣ（以下、ＱＦＰ・ＩＣという。）として
構成されている。
装置は、樹脂封止形クワッド・フラット・パッケージを
備えているＩＣ（以下、ＱＦＰ・ＩＣという。）として
構成されている。
【００４９】このＱＦＰ・ＩＣ５０は、集積回路が作り
込まれた半導体ペレット（以下、ペレットという。）５
１と、ペレット５１の四方に配線されており、インナ部
５４とアウタ部５５とを有する複数本のリード５３と、
ペレット５１の各電極パッド５２とリード５３のインナ
部５４にその両端部をそれぞれボンディングされて橋絡
されているボンディングワイヤ５６と、ペレット５１が
ボンディングされているタブ５７と、これらを樹脂封止
する樹脂封止パッケージ５８とを備えている。タブ５７
の外周辺部には放熱部材としての放熱リード５９が複数
本、周方向に間隔を置かれて、かつ、各リード５３のイ
ンナ部５４と干渉しないように配されて径方向外向きに
突設されているとともに、下向きに略直角に屈曲されて
樹脂封止パッケージ５８の下面から外部へ突出されてい
る。樹脂封止パッケージ５８の外側において、各放熱リ
ード５９は各リード５３のアウタ部５５と同様にガル・
ウィング形状にそれぞれ屈曲成形されており、その下面
が各リード５３におけるアウタ部５５の下面に揃えられ
ている。
込まれた半導体ペレット（以下、ペレットという。）５
１と、ペレット５１の四方に配線されており、インナ部
５４とアウタ部５５とを有する複数本のリード５３と、
ペレット５１の各電極パッド５２とリード５３のインナ
部５４にその両端部をそれぞれボンディングされて橋絡
されているボンディングワイヤ５６と、ペレット５１が
ボンディングされているタブ５７と、これらを樹脂封止
する樹脂封止パッケージ５８とを備えている。タブ５７
の外周辺部には放熱部材としての放熱リード５９が複数
本、周方向に間隔を置かれて、かつ、各リード５３のイ
ンナ部５４と干渉しないように配されて径方向外向きに
突設されているとともに、下向きに略直角に屈曲されて
樹脂封止パッケージ５８の下面から外部へ突出されてい
る。樹脂封止パッケージ５８の外側において、各放熱リ
ード５９は各リード５３のアウタ部５５と同様にガル・
ウィング形状にそれぞれ屈曲成形されており、その下面
が各リード５３におけるアウタ部５５の下面に揃えられ
ている。
【００５０】なお、図１０中、６０は製造工程において
タブ５７をリードフレームに吊持しておくためのタブ吊
りリードであり、６１はペレット５１をタブ５７にボン
ディングしているボンディング層である。
タブ５７をリードフレームに吊持しておくためのタブ吊
りリードであり、６１はペレット５１をタブ５７にボン
ディングしているボンディング層である。
【００５１】一方、このＱＦＰ・ＩＣ５０が実装される
実装基板７０は、図９に示されているように構成されて
いる。図９に示されている実装基板はガラス強化プラス
チック（エポキシ樹脂系）が用いられて製作されたベー
ス７１を備えている。ベース７１の実装側の主面（以下
、上面とする。）におけるＱＦＰ・ＩＣ実装位置の周辺
部には、複数個の通電用ランド７２が実装対象物になる
前記ＱＦＰ・ＩＣ５０における各リード５３のアウタ部
５５に対応するように略正方形枠形状にそれぞれ配され
て、はんだ材料が用いられて略長方形の小平板形状に形
成されている。そして、この通電用ランド７２群は信号
配線等（図示せず）に電気的に適宜接続されている。
実装基板７０は、図９に示されているように構成されて
いる。図９に示されている実装基板はガラス強化プラス
チック（エポキシ樹脂系）が用いられて製作されたベー
ス７１を備えている。ベース７１の実装側の主面（以下
、上面とする。）におけるＱＦＰ・ＩＣ実装位置の周辺
部には、複数個の通電用ランド７２が実装対象物になる
前記ＱＦＰ・ＩＣ５０における各リード５３のアウタ部
５５に対応するように略正方形枠形状にそれぞれ配され
て、はんだ材料が用いられて略長方形の小平板形状に形
成されている。そして、この通電用ランド７２群は信号
配線等（図示せず）に電気的に適宜接続されている。
【００５２】また、ベース７１の上面におけるＱＦＰ・
ＩＣ実装位置の中央部には、複数個の放熱リード用のラ
ンド６３がＱＦＰ・ＩＣ５０における各放熱リード５９
に対応するように略正方形枠形状にそれぞれ配されて、
はんだ材料が用いられて略長方形の小平板形状に形成さ
れている。そして、この放熱リード用ランド７３群はモ
ーストネガティブ端子であるグランド配線に電気的に接
続されている。
ＩＣ実装位置の中央部には、複数個の放熱リード用のラ
ンド６３がＱＦＰ・ＩＣ５０における各放熱リード５９
に対応するように略正方形枠形状にそれぞれ配されて、
はんだ材料が用いられて略長方形の小平板形状に形成さ
れている。そして、この放熱リード用ランド７３群はモ
ーストネガティブ端子であるグランド配線に電気的に接
続されている。
【００５３】前記構成に係るＱＦＰ・ＩＣ５０がこの実
装基板７０に表面実装される際、このＱＦＰ・ＩＣ５０
におけるリード５３のアウタ部５５群および放熱リード
５９が実装基板７０上のランド６２および６３に、クリ
ームはんだ材料（図示せず）を挟設されてそれぞれ当接
される。
装基板７０に表面実装される際、このＱＦＰ・ＩＣ５０
におけるリード５３のアウタ部５５群および放熱リード
５９が実装基板７０上のランド６２および６３に、クリ
ームはんだ材料（図示せず）を挟設されてそれぞれ当接
される。
【００５４】続いて、リフローはんだ処理等の適当な手
段により、クリームはんだ材料が溶融された後に固化さ
れると、リードアウタ部５５および放熱リード５９と、
ランド６２および６３との間には、はんだ付け部（図示
せず）がそれぞれ形成されることになる。このはんだ付
け状態において、ＱＦＰ・ＩＣ５０は実装基板７０に電
気的かつ機械的に接続され、表面実装された状態になる
。この実装状態において、放熱リード５９群は樹脂封止
パッケージ５８の占有面積の範囲内に収まった状態にな
っている。
段により、クリームはんだ材料が溶融された後に固化さ
れると、リードアウタ部５５および放熱リード５９と、
ランド６２および６３との間には、はんだ付け部（図示
せず）がそれぞれ形成されることになる。このはんだ付
け状態において、ＱＦＰ・ＩＣ５０は実装基板７０に電
気的かつ機械的に接続され、表面実装された状態になる
。この実装状態において、放熱リード５９群は樹脂封止
パッケージ５８の占有面積の範囲内に収まった状態にな
っている。
【００５５】この実装状態において、半導体装置５０の
稼働中、ペレット５１が発熱すると、ペレット５１は放
熱リード５９と一体となったタブ５７にボンディング層
６１により直接ボンディングされているため、その熱は
放熱リード５９に直接、熱伝導により伝播され、その放
熱リード５９がはんだ付けされているランド６３から実
装基板７０へ効果的に放熱されることになる。
稼働中、ペレット５１が発熱すると、ペレット５１は放
熱リード５９と一体となったタブ５７にボンディング層
６１により直接ボンディングされているため、その熱は
放熱リード５９に直接、熱伝導により伝播され、その放
熱リード５９がはんだ付けされているランド６３から実
装基板７０へ効果的に放熱されることになる。
【００５６】このようにして、本実施例３においても、
前記実施例１と同様な作用および効果が奏されることに
なる。
前記実施例１と同様な作用および効果が奏されることに
なる。
【００５７】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。
例に基づき具体的に説明したが、本発明は前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。
【００５８】例えば、放熱部材の数や形状等は、半導体
装置の使用条件等に応じて適宜変更することが望ましい
。
装置の使用条件等に応じて適宜変更することが望ましい
。
【００５９】また、放熱部材は、モーストネガティブ電
位に接続するに限らず、放熱板等に機械的に接続しても
よい。
位に接続するに限らず、放熱板等に機械的に接続しても
よい。
【００６０】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＰＧＡ
・ＩＣおよびＱＦＰ・ＩＣに適用した場合について説明
したが、それに限定されるものではなく、他の気密封止
形パッケージおよび樹脂封止パッケージを備えているＩ
Ｃ、さらには、パワートランジスタや、その他の電子装
置全般に適用することができる。特に、本発明は、高い
放熱性能が要求される半導体装置に利用して優れた効果
が得られる。
なされた発明をその背景となった利用分野であるＰＧＡ
・ＩＣおよびＱＦＰ・ＩＣに適用した場合について説明
したが、それに限定されるものではなく、他の気密封止
形パッケージおよび樹脂封止パッケージを備えているＩ
Ｃ、さらには、パワートランジスタや、その他の電子装
置全般に適用することができる。特に、本発明は、高い
放熱性能が要求される半導体装置に利用して優れた効果
が得られる。
【００６１】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、次
の通りである。
的なものによって得られる効果を簡単に説明すれば、次
の通りである。
【００６２】パッケージに放熱ピンを一主面から外部に
略直角に突出し、この放熱ピンをパッケージの内部にお
いて半導体ペレットと熱伝導的に接続することにより、
半導体ペレットを実装基板に放熱ピンによって熱伝導的
に直接接続させることができるため、半導体ペレット等
の発熱を放熱ピンを通じて実装基板に熱伝導により効果
的に放熱させることができる。
略直角に突出し、この放熱ピンをパッケージの内部にお
いて半導体ペレットと熱伝導的に接続することにより、
半導体ペレットを実装基板に放熱ピンによって熱伝導的
に直接接続させることができるため、半導体ペレット等
の発熱を放熱ピンを通じて実装基板に熱伝導により効果
的に放熱させることができる。
【図１】本発明の一実施例であるＰＧＡ・ＩＣの実装状
態を示す正面断面図である。
態を示す正面断面図である。
【図２】そのＰＧＡ・ＩＣの製造方法に使用されるベー
スを示す正面断面図である。
スを示す正面断面図である。
【図３】その一部省略平面図である。
【図４】ペレットおよびワイヤ・ボンディング工程後を
示す正面断面図である。
示す正面断面図である。
【図５】その一部省略平面図である。
【図６】パッケージの成形後を示す正面断面図である。
【図７】本発明の他の実施例であるＰＧＡ・ＩＣについ
ての実装状態を示す正面断面図である。
ての実装状態を示す正面断面図である。
【図８】図７のＶＩＩＩ−ＶＩＩＩ線に沿う断面図であ
る。
る。
【図９】本発明の他の実施例であるＱＦＰ・ＩＣについ
ての実装状態を示す一部切断正面図である。
ての実装状態を示す一部切断正面図である。
【図１０】そのＱＦＰ・ＩＣの樹脂封止パッケージを除
いた状態を示す一部省略斜視図である。
いた状態を示す一部省略斜視図である。
１１…ベース、１２…枠部材、１３…基板部材、１４…
スルーホール、１５…スルーホール導体、１６…リード
、１７…インナ部、１８…スルーホール、１９…ヒート
シンク収納凹部、２０…ヒートシンク、２１…凹部、２
２…リードピン（アウタ部）、２３…放熱ピン（放熱部
材）、２４…鍔部、２５…ボンディング層、２６…半導
体ペレット、２７…電極パッド、２８…ワイヤ、２９…
組立体、３０…気密封止パッケージ、３１…ダム、３２
…キャビティー、３３…キャップ、３４…封止材層、３
５…ＰＧＡ・ＩＣ（半導体装置）、４０…実装基板、４
１…ベース、４２…スルーホール、４３…スルーホール
導体、４４…電気配線、４５…スルーホール、４６…ス
ルーホール導体、４７…グランド配線（モーストネガテ
ィブ配線）、５０…ＱＦＰ・ＩＣ（半導体装置）、５１
…ペレット、５２…電極パッド、５３…リード、５４…
インナ部、５５…アウタ部、５６…ボンディングワイヤ
、５７…タブ、５８…樹脂封止パッケージ、５９…放熱
リード（放熱部材）、６０…タブ吊りリード、６１…ボ
ンディング層。
スルーホール、１５…スルーホール導体、１６…リード
、１７…インナ部、１８…スルーホール、１９…ヒート
シンク収納凹部、２０…ヒートシンク、２１…凹部、２
２…リードピン（アウタ部）、２３…放熱ピン（放熱部
材）、２４…鍔部、２５…ボンディング層、２６…半導
体ペレット、２７…電極パッド、２８…ワイヤ、２９…
組立体、３０…気密封止パッケージ、３１…ダム、３２
…キャビティー、３３…キャップ、３４…封止材層、３
５…ＰＧＡ・ＩＣ（半導体装置）、４０…実装基板、４
１…ベース、４２…スルーホール、４３…スルーホール
導体、４４…電気配線、４５…スルーホール、４６…ス
ルーホール導体、４７…グランド配線（モーストネガテ
ィブ配線）、５０…ＱＦＰ・ＩＣ（半導体装置）、５１
…ペレット、５２…電極パッド、５３…リード、５４…
インナ部、５５…アウタ部、５６…ボンディングワイヤ
、５７…タブ、５８…樹脂封止パッケージ、５９…放熱
リード（放熱部材）、６０…タブ吊りリード、６１…ボ
ンディング層。
Claims (5)
- 【請求項１】 電子回路が作り込まれている半導体ペ
レットと、互いに絶縁されて半導体ペレットの外方に放
射状に配線されているとともに、半導体ペレットの電極
パッドにそれぞれ電気的に接続されている複数本のリー
ドと、前記半導体ペレットおよび前記各リードのインナ
部を封止するように成形されているパッケージとを備え
ている半導体装置において、前記パッケージに放熱部材
が一主面から外部に略直角に突出されているとともに、
放熱部材はパッケージの内部において前記半導体ペレッ
トと熱伝導的に接続されていることを特徴とする半導体
装置。 - 【請求項２】 前記放熱部材が複数本配設されており
、そのうち少なくとも一部が前記半導体ペレットの一主
面に対向するように配設されていることを特徴とする請
求項１に記載の半導体装置。 - 【請求項３】 前記放熱部材が、隣合うリードのアウ
タ部の間に配設されていることを特徴とする請求項１に
記載の半導体装置。 - 【請求項４】 前記放熱部材が、前記半導体ペレット
がボンディングされているタブに一体的に形成されてお
り、略直角に屈曲されていることを特徴とする請求項１
に記載の半導体装置。 - 【請求項５】 電子回路が作り込まれている半導体ペ
レットと、互いに絶縁されて半導体ペレットの外方に放
射状に配線されているとともに、半導体ペレットの電極
パッドにそれぞれ電気的に接続されている複数本のリー
ドと、前記半導体ペレットおよび前記各リードのインナ
部を封止するように成形されているパッケージとを備え
ている半導体装置と、その半導体装置が実装され、モー
ストネガティブ電位になる電気配線が形成されている実
装基板とを備えており、前記半導体装置の放熱部材が前
記実装基板の前記電気配線に電気的かつ熱伝導的に接続
されていることを特徴とする実装体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3152332A JPH04350959A (ja) | 1991-05-28 | 1991-05-28 | 半導体装置およびその実装体 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3152332A JPH04350959A (ja) | 1991-05-28 | 1991-05-28 | 半導体装置およびその実装体 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04350959A true JPH04350959A (ja) | 1992-12-04 |
Family
ID=15538224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3152332A Pending JPH04350959A (ja) | 1991-05-28 | 1991-05-28 | 半導体装置およびその実装体 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04350959A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014187410A (ja) * | 1996-03-28 | 2014-10-02 | Intel Corp | 基板とこの基板の第１の面に搭載される集積回路ダイとの間の熱膨張差による応力を低減する方法 |
-
1991
- 1991-05-28 JP JP3152332A patent/JPH04350959A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014187410A (ja) * | 1996-03-28 | 2014-10-02 | Intel Corp | 基板とこの基板の第１の面に搭載される集積回路ダイとの間の熱膨張差による応力を低減する方法 |
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