JP2772986B2 - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP2772986B2
JP2772986B2 JP1251899A JP25189989A JP2772986B2 JP 2772986 B2 JP2772986 B2 JP 2772986B2 JP 1251899 A JP1251899 A JP 1251899A JP 25189989 A JP25189989 A JP 25189989A JP 2772986 B2 JP2772986 B2 JP 2772986B2
Authority
JP
Japan
Prior art keywords
insulating substrate
semiconductor device
pellet
resin sealing
sealing body
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP1251899A
Other languages
English (en)
Other versions
JPH03116856A (ja
Inventor
広基 宇都木
富男 山田
和夫 山崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP1251899A priority Critical patent/JP2772986B2/ja
Publication of JPH03116856A publication Critical patent/JPH03116856A/ja
Application granted granted Critical
Publication of JP2772986B2 publication Critical patent/JP2772986B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48463Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1306Field-effect transistor [FET]
    • H01L2924/13091Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1515Shape
    • H01L2924/15151Shape the die mounting substrate comprising an aperture, e.g. for underfilling, outgassing, window type wire connections
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15312Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • H01L2924/183Connection portion, e.g. seal
    • H01L2924/18301Connection portion, e.g. seal being an anchoring portion, i.e. mechanical interlocking between the encapsulation resin and another package part

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に関し、特にPGA(in rid
rray)構造を採用する半導体装置に適用して有効な技
術に関するものである。
〔従来の技術〕
多端子化が可能でかつ実装密度が高いPGA構造を採用
する半導体装置が実用化されている。このPGA構造を採
用する半導体装置は絶縁性基板のペレット実装面に搭載
された半導体ペレットを樹脂又はキャップで封止する。
前記絶縁性基板のペレット実装面と対向する裏面(装置
実装面)には規則的に複数本の外部ピンが配列される。
この種のPGA構造を採用する半導体装置は、低価格化
を目的として、プラスチックで絶縁性基板を構成する傾
向にある。本発明者が開発中のPGA構造を採用する半導
体装置はプラスチックで形成された絶縁性基板のペレッ
ト搭載面に半導体ペレットを搭載する。この半導体ペレ
ットは樹脂で封止される。半導体ペレットの素子形成面
にはバイポーラトランジスタを主体とした回路が搭載さ
れる。
このPGA構造を採用する半導体装置は、絶縁性基板に
熱伝導性が低い(熱抵抗が高い)プラスチックを使用す
るので、半導体ペレットに搭載された回路の動作で発生
する熱の放熱効率が悪い。このため、半導体ペレットや
絶縁性基板に熱に基づく損傷や破壊が生じる。
このような課題を解決するため、本発明者は、絶縁性
基板(プラスチック)のペレット搭載面に放熱板を介在
させて半導体ペレットを搭載する改良をPGA構造を採用
する半導体装置に行っている。放熱板としては例えば熱
伝導性が高いCu又はCu系合金を使用する。
なお、PGA構造を採用する半導体装置については、例
えば日経マグロウヒル社発行、日経マイクロデバイセ
ズ、1987年8月号、第57頁乃至第69頁に記載される。
〔発明が解決しようとする課題〕
しかしながら、本発明者は、開発中のPGA構造を採用
する半導体装置の耐湿性試験の結果、次の問題点を見出
した。
前記PGA構造を採用する半導体装置は、半導体ペレッ
トを封止する樹脂と放熱板との接着性が、前記樹脂と絶
縁性基板(プラスチック)との接着性に比べて低い。こ
のため、放熱板と樹脂との間が剥離し、この剥離で生じ
た隙間を通して外部から半導体ペレットに水分が浸入す
るので、PGA構造を採用する半導体装置の耐湿性が劣化
する。
本発明の目的は、PGA構造を採用する半導体装置にお
いて、耐湿性の低下を防止つつ放熱性能を向上すること
が可能な技術を提供することにある。
本発明の他の目的は、前記目的を達成すると共に、前
記PGA構造を採用する半導体装置の構造を簡略化するこ
とが可能な技術を提供することにある。
本発明の前記ならびにその他の目的の新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。
〔課題を解決するための手段〕
本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。
すなわち、複数本の外部ピンが機械的に保持された絶
縁性基板のペレット実装面に半導体ペレットが搭載さ
れ、この半導体ペレットと前記各外部ピンとが電気的に
接続されており、前記半導体ペレットが枠形状のダムの
内側に成形された樹脂封止体によって封止されている半
導体装置において、 前記絶縁性基板の前記樹脂封止体内部領域に配された
放熱板に前記半導体ペレットが固着されており、前記絶
縁性基板および前記放熱板には前記ペレット搭載面から
裏面側に達する貫通孔が開設され、前記樹脂封止体の一
部が前記貫通孔に充填されて裏面側において突出部が形
成されていることを特徴とする。
〔作用〕
前記した手段によれば、半導体ペレットが放熱板に固
着されているため、半導体ペレットの発熱を効率よく放
熱することができる。また、貫通孔に充填された樹脂部
によて機械的に連結された表面側の樹脂封止体と裏面側
の突出部とによって絶縁性基板および放熱板は挟持され
た状態になるため、放熱板と樹脂封止体との接着性が絶
縁性基板と樹脂封止体との接着性に比べて低いにもかか
わらず、放熱板と樹脂封止体との剥離を防止することが
できる。したがって、樹脂封止体の耐湿性の低下を防止
しつつ半導体装置の放熱性能を高めることができる。
以下、本発明の構成について、プラスチックで形成さ
れた絶縁性基板に放熱板を設けた、PGA構造を採用する
半導体装置に本発明を適用した一実施例とともに説明す
る。
なお、実施例を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。
〔発明の実施例〕
(実施例 I) 本発明の実施例IであるPGA構造を採用する半導体装
置の概要を第1図(一部断面正面図)で示す。
PGA構造を採用する半導体装置1は、第1図に示すよ
うに、絶縁性基板2のペレット搭載面に放熱板5を介在
させて搭載された半導体ペレット4を樹脂封止体14によ
って樹脂封止する。
前記絶縁性基板2は、平面方形状で構成され、例えば
エポキシ系樹脂で形成される。この絶縁性基板2のペレ
ット搭載面の中央部分には凹部が設けられ、絶縁性基板
2の内部に埋込まれた放熱板5の表面が露出される。前
記半導体ペレット4は、この放熱板5の露出された表面
上に接着剤3を介在させて固着される。接着剤3として
は例えばAgペーストを使用する。
前記絶縁性基板2のペレット搭載面の周辺部分には複
数本のリード配線6が設けられる。リード配線6は、例
えばAu膜、Ni膜、Cu膜の夫々を順次積層した積層構造で
構成される。このリード配線6は、絶縁性基板2の周辺
部分のピン挿入用貫通孔(スルーホール)7の内壁に沿
って設けられたスルーホールメッキ層8に接続される。
スルーホールメッキ層8は前記ピン挿入用貫通孔7に埋
込められた外部ピン10の一端側と電気的に接続されると
共にこの外部ピン10を機械的に保持する。外部ピン10の
他端側は、絶縁性基板2のペレット搭載面と対向する裏
面側に突出し、PGA構造を採用する半導体装置1の実装
時にプリント配線基板(17)の端子に接続される。外部
ピン10の他端側が突出する絶縁性基板2の裏面側には半
田11が設けられる。半田11は主に外部ピン10とスルーホ
ールメッキ層8との電気的な接続を確実に行う。
前記絶縁性基板2のペレット搭載面に設けられたリー
ド配線6及びスルーホールメッキ層8はソルダーレジス
ト膜9で被覆される。このソルダーレジスト膜9は、絶
縁性基板2の周辺部分において、樹脂14が設けられた以
外の領域に設けられる(一部は合せずれを考慮して重ね
合される)。
前記半導体ペレット4は例えば単結晶珪素で形成さ
れ、この半導体ペレット4の素子形成面にはバイポーラ
トランジスタを主体に構成された回路が搭載される。な
お、半導体ペレット4に搭載される回路は、MOSFET、又
はバイポーラトランジスタ及び相補型MOSFETで構成して
もよい。前記半導体ペレット4の素子形成面の周辺には
複数個の外部端子(ボンディングパッド)が配列され
る。この外部端子は前記絶縁性基板2のペレット搭載面
に設けられたリード配線6に接続される。外部端子、リ
ード配線6の夫々の接続はボンディングワイヤ16で行わ
れる。ボンディングワイヤ16としては例えばAuワイヤが
使用される。
前記放熱板5は絶縁性基板2の中央部分に半導体ペレ
ット4の平面サイズに比べて大きいサイズで埋込まれ
る。放熱板5は熱伝導性の高い例えばCu、Cu系合金又は
Fe−Ni合金で形成される。つまり、この放熱板5は、半
導体ペレット4に搭載される回路の動作で発生する熱を
絶縁性基板2の裏面側から効率良く放出できる。
前記樹脂封止体14は、絶縁性基板2のペレット搭載面
において、中央部分と周辺部分との境界領域に配置され
たダム12で周囲を規定された領域内に設けられる。樹脂
封止体14は、主に半導体ペレット4、ボンディングワイ
ヤ16、リード配線6の夫々を被覆し外部環境から保護す
る。樹脂封止体14の樹脂としては例えばエポキシ系樹脂
を使用する。このエポキシ系樹脂には適度にフィラーを
混入してもよい。
このように構成されるPGA構造を採用する半導体装置
1の絶縁性基板2及び放熱板5にはペレット搭載面側か
らその裏面側に達する貫通孔13が設けられる。この貫通
孔13は、絶縁性基板2の中央部分の半導体ペレット4の
周囲から、周辺部分のリード配線6(又はダム12)まで
の範囲内において1個又は複数個設けられる。貫通孔13
は基本的に、半導体ペレット4やリード配線6の配置位
置に影響を及ぼさない空領域に形成される。したがっ
て、例えば貫通孔13をリード配線6が配置された領域内
に設ける場合は、リード配線6の配置が疎になる絶縁性
基板2の対角線上に設けることが望ましい。貫通孔13の
平面サイズは、使用される樹脂封止体14の性質で異なる
が、樹脂封止体14の樹脂の一部が通過可能な例えば30
[μm2]以上で形成する。本実施例のPGA構造を採用す
る半導体装置1の貫通孔13は機械的強度の確保と加工の
容易性から約1[mm2]のサイズで形成する。この貫通
孔13は例えばドリル加工により形成される。
前記貫通孔13は、同第1図に示すように、絶縁性基板
2のペレット搭載面側に形成される樹脂封止体14の樹脂
の一部を裏面側に突出させ、この樹脂の一部の突出によ
り突出部15を形成する。この突出部15は前記樹脂封止体
14の形成時に貫通孔13を通して裏面側に流出される樹脂
の一部を治具で例えば半球形状に成型することにより形
成される。突出部15の平面サイズは基本的に貫通孔13の
平面サイズに比べて大きく構成する。
また、前記突出部15は、第1図に仮想的に一点鎖線で
示すプリント配線基板17にPGA構造を採用する半導体装
置1を実装した際、プリント配線基板17に対する絶縁性
基板2の高さを設定するサイズで構成される。つまり、
突出部15はスタンドオフとして使用される。
このように、PGA構造を採用する半導体装置1におい
て、絶縁性基板2にペレット実装面側からその裏面側に
達する貫通孔13を設け、この貫通孔13を通して、樹脂封
止体14の樹脂の一部をペレット実装面側から裏面側に突
出させる。つまり、絶縁性基板2の裏面側にペレット搭
載面側の樹脂封止体14と連結された突出部15を設ける。
この構成により、前記絶縁性基板2のペレット実装面側
の樹脂封止体14、前記貫通孔13を通して絶縁性基板2の
裏面側に突出させた突出部15の夫々で前記絶縁性基板2
および放熱板5を挟持し、絶縁性基板2および放熱板5
とそのペレット実装面側の樹脂14との接着性を向上でき
るので、絶縁性基板2および放熱板5と樹脂14との剥離
を防止し、外部から半導体ペレット4への水分の浸入を
防止できる。この結果、PGA構造を採用する半導体装置
1の耐湿性を向上できる。
また、前記絶縁性基板2の裏面側に貫通孔13を通して
突出させた突出部15を実装時の高さ調整を行うスタンド
オフとして構成する。この構成により、前記絶縁性基板
2に配列される外部ピン10のスタンドオフ構造を廃止す
ることができるので、PGA構造を採用する半導体装置1
の構造を簡略化できる。
(実施例 II) 本実施例IIは、前記PGA構造を採用する半導体装置に
おいて、絶縁性基板と樹脂との接着性を向上し、さらに
耐湿性を向上した、本発明の第2実施例である。
本発明の実施例IIであるPGA構造を採用する半導体装
置の概要を第2図(要部断面図)、第3図(要部断面
図)、第4図(要部拡大断面図)の夫々で示す。
第2図に示すPGA構造を採用する半導体装置1は樹脂
封止体14の領域を規定するダム12の断面形状を逆台形々
状(下辺のサイズが上辺に比べて小さい)で構成する。
この構成によれば、ダム12の逆台形々状で絶縁性基板2
から樹脂封止体14が剥がれにくくなるので、よりPGA構
造を採用する半導体装置1の耐湿性を向上できる。
第3図に示すPGA構造を採用する半導体装置1は絶縁
性基板2のペレット搭載面に凹部2Aを構成する。この凹
部2A内には樹脂封止体14が入り込み、絶縁性基板2と樹
脂封止体14との接着面積が増加できる。つまり、この構
成によれば、絶縁性基板2から樹脂封止体14が剥がれに
くくなるので、よりPGA構造を採用する半導体装置1の
耐湿性を向上できる。
第4図に示すPGA構造を採用する半導体装置1は前記
ダム12の少なくとも樹脂封止体14と接触する面12Aを粗
い面に構成する。この構成によれば、ダム12と樹脂封止
体14との接着力が向上するので、よりPGA構造を採用す
る半導体装置1の耐湿性を向上できる。
以上、本発明によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。
本発明は、前記絶縁性基板2をセラミックで形成した
PGA構造を採用する半導体装置に適用することができ
る。
〔発明の効果〕
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
PGA構造を採用する半導体装置の耐湿性の低下を防止
しつつ放熱性能を向上することができる。
PGA構造を採用する半導体装置の構造を簡略化するこ
とができる。
【図面の簡単な説明】
第1図は、本発明の実施例IであるPGA構造を採用する
半導体装置の概要を示す一部断面正面図、 第2図は、本発明の実施例IIであるPGA構造を採用する
半導体装置の概要を示す要部断面図、 第3図は、前記PGA構造を採用する半導体装置の他の例
を示す要部断面図、 第4図は、前記PGA構造を採用する半導体装置の他の例
を示す要部拡大断面図である。 図中、1……PGA構造を採用する半導体装置、2……絶
縁性基板、4……半導体ペレット、5……放熱板、10…
…外部ピン、12……ダム、13……貫通孔、14……樹脂封
止体、15……突出部である。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭54−81073(JP,A) 実開 昭54−38468(JP,U) (58)調査した分野(Int.Cl.6,DB名) H01L 23/28 - 23/30 H01L 21/56

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項1】複数本の外部ピンが機械的に保持された絶
    縁性基板のペレット実装面に半導体ペレットが搭載さ
    れ、この半導体ペレットと前記各外部ピンとが電気的に
    接続されており、前記半導体ペレットが枠形状のダムの
    内側に成形された樹脂封止体によって封止されている半
    導体装置において、 前記絶縁性基板の前記樹脂封止体内部領域に配された放
    熱板に前記半導体ペレットが固着されており、前記絶縁
    性基板および前記放熱板には前記ペレット搭載面側から
    裏面側に達する貫通孔が開設され、前記樹脂封止体の一
    部が前記貫通孔に充填されて裏面側において突出部が形
    成されていることを特徴とする半導体装置。
  2. 【請求項2】前記ダムの内周面が前記樹脂封止体と形状
    結合する逆台形形状または粗い面に形成されていること
    を特徴とする請求項1に記載の半導体装置。
  3. 【請求項3】前記絶縁性基板の前記樹脂封止体内部領域
    に前記樹脂封止体と形状結合する凹部が形成されている
    ことを特徴とする請求項1または2に記載の半導体装
    置。
JP1251899A 1989-09-29 1989-09-29 半導体装置 Expired - Fee Related JP2772986B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP1251899A JP2772986B2 (ja) 1989-09-29 1989-09-29 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1251899A JP2772986B2 (ja) 1989-09-29 1989-09-29 半導体装置

Publications (2)

Publication Number Publication Date
JPH03116856A JPH03116856A (ja) 1991-05-17
JP2772986B2 true JP2772986B2 (ja) 1998-07-09

Family

ID=17229612

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1251899A Expired - Fee Related JP2772986B2 (ja) 1989-09-29 1989-09-29 半導体装置

Country Status (1)

Country Link
JP (1) JP2772986B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5557150A (en) * 1992-02-07 1996-09-17 Lsi Logic Corporation Overmolded semiconductor package
JPH0846085A (ja) * 1994-08-02 1996-02-16 Fujitsu Ltd 半導体装置及びその製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52111730A (en) * 1976-03-17 1977-09-19 Ricoh Co Ltd Conveyor for copy sheets
JPS5481073A (en) * 1977-12-12 1979-06-28 Seiko Instr & Electronics Ltd Sealing method for semiconductor element

Also Published As

Publication number Publication date
JPH03116856A (ja) 1991-05-17

Similar Documents

Publication Publication Date Title
JP3526788B2 (ja) 半導体装置の製造方法
US6229702B1 (en) Ball grid array semiconductor package having improved heat dissipation efficiency, overall electrical performance and enhanced bonding capability
JP2734463B2 (ja) 半導体装置
JP3134815B2 (ja) 半導体装置
JP4075204B2 (ja) 積層型半導体装置
JPH0777258B2 (ja) 半導体装置
JPS6042620B2 (ja) 半導体装置の封止体
JP2772986B2 (ja) 半導体装置
JPH09199629A (ja) 半導体装置
JP3764214B2 (ja) プリント回路基板およびこれを備えた電子機器
JP3655338B2 (ja) 樹脂封止型半導体装置及びその製造方法
JP3587043B2 (ja) Bga型半導体装置及び該装置に用いるスティフナー
JP2845488B2 (ja) 半導体集積回路装置
KR20020010489A (ko) 집적 회로 패키지
JPH09331004A (ja) 半導体装置
JPH10321670A (ja) 半導体装置
KR100251889B1 (ko) 반도체 패키지
JP3408375B2 (ja) 半導体装置
JPS60136348A (ja) 半導体装置
JPH077112A (ja) 樹脂封止型半導体装置
JP3714808B2 (ja) 半導体装置
KR0173930B1 (ko) 리드 프레임을 이용한 볼 그리드 어레이 패키지
KR20040061860A (ko) 티이씨에스피
KR100233865B1 (ko) 히트싱크 부착 볼 그리드 어레이 반도체 패키지 및 그 제조 방법
JPH06326236A (ja) 樹脂封止型半導体装置

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees