KR100505837B1 - 반도체장치및그것을구비한전자기기 - Google Patents

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KR100505837B1
KR100505837B1 KR10-1998-0007000A KR19980007000A KR100505837B1 KR 100505837 B1 KR100505837 B1 KR 100505837B1 KR 19980007000 A KR19980007000 A KR 19980007000A KR 100505837 B1 KR100505837 B1 KR 100505837B1
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야스히데 오하시
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세이코 엡슨 가부시키가이샤
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Abstract

전원 임피던스를 저하시켜 전기적 소음의 개선을 도모한다.
반도체 칩(1)의 능동면에는, 복수개의 신호용 패드(4), 복수개의 전원용 패드(7) 및 복수개의 접지용 패드(9)가 설치되어 있다. 플렉시블 절연 기판(2)에는 절연 부재를 제거한 디바이스 홀(5)이 설치되어 있고, 전원용 도체 패턴(6)과 접지용 도체 패턴(8)이 디바이스 홀부(5)를 걸쳐서 형성되어 있다. 전원용 도체 패턴(6)과 접지용 도체 패턴(8)에는, 폭이 전원용 패드(7), 접지용 패드(9)보다 폭이 좁은 접속용 분기(601, 801)를 설치하고 있다.

Description

반도체 장치 및 그것을 구비한 전자 기기
본 발명은 반도체 칩, 회로 기판 및 밀봉 부재로 구성되는 반도체 장치에 관한 것이며, 또한 이 반도체 장치를 구비하는 퍼스널 컴퓨터, 휴대 전화기, 프린터, 카드형 전자 기기 등의 전자 기기에 관한 것이다.
(종래 기술)
근년, 플렉시블 회로 기판에 반도체 칩을 접합하여 수지로 밀봉한 반도체 장치가 사용되고 있다. 그리고, 이러한 반도체 장치의 전원 임피던스를 낮추며, 전기적 소음을 저감하는 방법으로서는, 예를 들면 일본 특개평5-82585호 공보의 9 난 및 동호 공보의 도 2에 기재되어 있는 것이 있다. 이하 도 9를 사용하여, 종래의 반도체 장치의 구조에 관하여 설명한다.
반도체 칩(1)의 능동면 측에는 복수개의 신호용 패드(신호용 전극)(4)와, 전원용 패드(전원용 전극)(7) 및 접지용 패드(접지용 전극)(9)가 설치되어 있다. 이들의 패드 군에는 범프 가공이 행하여진다. 또한, TAB 테이프(2)에는 디바이스 홀(5)에 돌출한 복수개의 신호용 리드(3)와, 디바이스 홀(5)에 걸치는 각 1개의 전원용 공통 리드(6) 및 접지용 공통 리드(8)가 설치되어 있다. 신호용 리드(3)는 소정의 신호용 패드(4)와 전기적으로 직접 접속되어 있다. 또한, 전원용 공통 리드(6)는 복수개의 전원용 패드(7)의 전부와 전기적으로 직접 접속되어 있고, 접지용 공통 리드(8)도 동일하게 복수개의 접지용 패드(9)의 전부와 전기적으로 직접 접속되어 있다. 상기 리드(3, 6, 8)와 상기 패드(4, 7, 9)를 전기적으로 직접 접속하기 위해서는, 열 압착에 의한 일괄 접속 방식이 사용되고 있다.
그렇지만, 상기 종래의 반도체 장치에 있어서는, 전원용 공통 리드 및 접지용 공통 리드가 각각 전원용 패드 및 접지용 패드에 형성한 범프보다 폭이 좁게 되어 있으며, 전원 임피던스를 충분히 낮게 할 수 없다고 하는 문제점을 갖고 있었다. 또한, 이들 공통 리드를 열 압착에 의해 대응하는 패드군에 전기적으로 접속할 때, 공통 리드에 첨가되는 열 및 압력에 의해 스트레스가 가해지기 때문에 공통 리드에 크랙이 발생하기 쉽고, 전자 기기에 내장한 후에 이것이 성장하여 단선에 이른다고 하는 문제점을 갖고 있었다.
또한, 종래의 반도체 장치를 구비하는 전자 기기에 있어서는, 전원 임피던스를 충분히 낮게 할 수 없기 때문에, 고주파 동작 또는 소비 전류가 큰 전자 기기로 전기적 소음의 개선을 도모할 수 없다고 하는 문제점을 갖고 있었다. 또한, 전원 및 접지 라인에 단선 고장이 발생하기 쉽기 때문에, 충분한 장기 신뢰성을 얻는 것이 어렵다고 하는 문제점도 갖고 있었다.
또한, 상기 종래의 반도체 장치는 TAB 테이프(2)의 디바이스 홀(5)에 돌출한 전원용 공통 리드(6)와 접지용 공통 리드(8)를 양 단부만으로 지지하고 있기 때문에, 이것들의 리드(6, 8)가 자체 무게에 의해서 느슨해져, 전원용 패드(7), 접지용 패드(9)와의 위치 맞춤이 곤란하게 된다.
그래서, 본 발명은 충분히 낮은 전원 임피던스를 가지며, 또한 전원용 및 접지용 공통 리드의 단선 고장이 없는 반도체 장치를 제공하는 것을 목적으로 한다.
또한, 본 발명은 전원용 공통 리드 또는 접지용 공통 리드와 전원용 전극 또는 접지용 전극과의 위치맞춤을 용이하게 행할 수 있도록 하는 것을 목적으로 하고 있다.
또한, 본 발명은 전기적 소음의 개선이 도모되며, 또한 충분한 장기 신뢰성을 확보할 수 있는 전자 기기를 제공하는 것을 목적으로 한다.
(과제를 해결하기 위한 수단)
상기의 목적을 달성하기 위해서, 본 발명의 청구항1 의 반도체 장치는 반도체 칩과, 플렉시블 절연 기판 상에 도체 패턴이 형성된 회로 기판과, 밀봉용 수지에 의해 구성되어, 상기 플렉시블 절연 기판에 설치된 개구부에 돌출한, 도체 패턴과 상기 반도체 칩을 접합하고, 상기 밀봉용 수지에 의해서 접합 부분을 밀봉하는 반도체 장치에 있어서, 상기 도체 패턴의 적어도 하나는 상기 개구부를 걸쳐서 형성되며, 폭이 상기 반도체 칩과 접합하는 범프보다 넓게 형성한 것을 특징으로 한다.
이와 같이 형성한 본 발명은 개구부를 걸쳐서 형성한 공통 리드로 되는 도체 패턴의 폭이 반도체 칩과 접속하는 범프보다 넓게 형성되어 있기 때문에, 전류 용량을 크게 할 수 있고, 전원 임피던스를 충분히 낮게 할 수 있다고 하는 효과가 있다.
본 발명의 청구항2 의 반도체 장치는 개구부를 걸쳐서 형성한 도체 패턴이 적어도 한 곳에 습곡부를 갖는 것을 특징으로 한다.
이 구성에 의하면, 상기 도체 패턴을 이것에 대응하는 패드 군과 전기적으로 접속할 때에 발생하는 스트레스를, 상기 습곡부로 완화하여 크랙의 발생을 방지할 수 있기 때문에, 전자 기기에 내장한 후에 상기 크랙이 성장하여 단선을 유발하지 않는 효과가 있다.
본 발명의 청구항3 의 전자 기기는 청구항1 또는 2 의 반도체 장치와, 상기 반도체 장치에 따라서 구동되는 표시 장치, 인자 장치 또는 연산 장치를 구비하는 것을 특징으로 한다.
상기 구성에 의하면, 청구항1 의 반도체 장치를 구비하기 때문에, 전원 임피던스를 충분히 낮게 할 수 있어 전기적 소음의 개선을 도모할 수 있다는 효과가 있다. 또한, 청구항2 의 반도체 장치를 구비하기 때문에, 전원 라인의 단선 고장이 없고 충분한 장기 신뢰성을 확보할 수 있다는 효과가 있다.
본 발명의 청구항4 의 반도체 장치는, 반도체 칩과, 플렉시블 절연 기판 상에 도체 패턴이 형성된 회로 기판과, 밀봉용 수지에 의해 구성되며, 상기 플렉시블 절연 기판에 설치된 개구부에 돌출한 도체 패턴과 상기 반도체 칩을 접합하고, 상기 밀봉용 수지에 의해서 접합 부분을 밀봉하는 반도체 장치에 있어서, 상기 도체 패턴의 적어도 하나는, 상기 개구부를 걸쳐서 형성됨과 동시에, 적어도 한 개 이상의 접속용 분기를 가지며, 상기 접속용 분기는 상기 반도체 칩과 접합하는 범프보다 폭이 좁게 형성되어 있는 것을 특징으로 한다.
상기 구성에 의하면, 상기 반도체 칩 상에 설치된 패드 군과 상기 도체 패턴을 전기적으로 접속할 때, 상기 도체 패턴으로부터 분기하는 범프보다 폭이 좁은 접속용 분기를 사용하기 때문에, 접속 후의 검사를 곤란하게 하지 않고 상기 도체 패턴의 폭을 굵게 할 수 있으며, 그 때문에 전원 임피던스를 충분히 낮게 할 수 있다는 효과가 있다.
본 발명의 청구항5 의 반도체 장치는, 청구항4 의 반도체 장치에 있어서, 상기 개구부를 걸쳐서 형성된 도체 패턴이 상기 범프보다 넓은 폭을 갖도록 한 것으로, 도체 패턴의 전류 용량을 크게 할 수 있으며, 전원 임피던스를 충분히 낮게 할 수 있다는 효과가 있다.
본 발명의 청구항6 의 반도체 장치는, 청구항4 또는 5 의 반도체 장치에 있어서, 상기 도체 패턴의 적어도 한 곳에 습곡부를 갖도록 한 것으로, 청구항2 의 발명과 같은 효과를 얻을 수 있다.
본 발명의 청구항7 의 전자 기기는, 청구항4 내지 6 의 어느 한 항의 반도체 장치와, 상기 반도체 장치에 따라서 구동되는 표시 장치, 인자 장치 또는 연산 장치를 구비하는 것을 특징으로 한다. 상기 구성에 의하면, 청구항1 의 반도체 장치를 구비하기 때문에, 접속 후의 검사를 곤란하게 하지 않고 전원 임피던스를 충분히 낮게 할 수 있고 전기적 소음의 개선을 도모할 수 있다. 또한, 청구항5 의 반도체 장치를 구비하기 때문에, 전원 라인의 단선 고장이 없고 충분한 장기 신뢰성을 확보할 수 있다.
본 발명의 청구항8 의 반도체 장치는, 반도체 칩과, 플렉시블 절연 기판 상에 도체 패턴이 형성된 회로 기판과, 밀봉용 수지에 의해 구성되며, 상기 플렉시블 절연 기판에 설치된 개구부에 돌출한 도체 패턴과 상기 반도체 칩을 접합하여, 상기 밀봉용 수지에 의해서 접합 부분을 밀봉하는 반도체 장치에 있어서, 상기 반도체 칩의 적어도 전원용 전극 또는 접지용 전극의 어느 것인가를 신호용 전극보다 크게 형성한 것을 특징으로 한다.
이와 같이 구성한 본 발명은, 신호용 전극보다 큰 전류가 흐르는 반도체 칩의 전원용 전극 또는 접지용 전극을 신호용 전극보다 크게 한 것으로써, 전원 임피던스를 낮게 할 수 있으며 전기적 소음의 개선을 도모할 수 있다. 또한, 반도체 칩의 전원용 전극 또는 접지용 전극의 수를 적게 하는 것이 가능하고, 장치의 소형화, 간소화를 도모할 수 있다.
청구항8 의 반도체 장치에 있어서도, 전원용 전극 또는 접지용 전극과 접속하는 공통 리드로 되는 도체 패턴은 플렉시블 절연 기판의 폭부를 걸쳐서 형성하여, 그 폭을 전원용 또는 접지용의 전극보다 넓게 형성해도 되며, 도체 패턴에 전극보다 폭이 좁은 접속용 분기를 설치해도 된다. 또한, 접속용 분기는 플렉시블 절연 기판에 접속할 수 있다.
본 발명의 청구항14 의 전자 기기는, 청구항8 내지 13 의 어느 한 항의 반도체 장치와, 상기 반도체 장치에 따라서 구동되는 표시 장치, 인자 장치 또는 연산 장치를 구비하는 것을 특징으로 한다. 이와 같이 구성한 본 발명의 전자 기기는 상기한 바와 같은 효과를 얻을 수 있다.
본 발명의 청구항15 의 반도체 장치는, 반도체 칩과, 플렉시블 절연 기판 상에 도체 패턴이 형성된 회로 기판과, 밀봉용 수지에 의해 구성되며, 상기 플렉시블 절연 기판에 설치된 개구부에 돌출한 도체 패턴과 상기 반도체 칩을 접합하고, 상기 밀봉용 수지에 의해서 접합 부분을 밀봉하는 반도체 장치에 있어서, 상기 도체 패턴의 적어도 하나는, 상기 개구부를 걸쳐서 형성됨과 동시에, 적어도 한 개 이상의 분기를 가지며, 상기 분기의 선단부가 상기 플렉시블 절연 기판에 접속하고 있는 것을 특징으로 한다.
이와 같이 구성한 본 발명은, 분기의 선단이 플렉시블 절연 기판에 접속하여 있기 때문에, 개구부를 걸쳐서 형성한 공통용 리드인 도체 패턴을 지지하는 지지부재로서의 작용을 한다. 이 때문에, 공통용 리드와 반도체 칩의 전극과의 위치맞춤을 용이하고, 확실하게 행할 수 있다.
본 발명의 청구항16 의 반도체 장치는, 분기를 반도체 칩에 접합하는 접속용 분기로 한 것이다. 이와 같이 구성한 본 발명은, 공통용 리드와 반도체 칩의 전극과의 위치맞춤을 용이하고, 확실히 할 수 있는 것뿐만 아니라, 접속 후의 검사를 곤란하게 하지 않고 도체 패턴의 폭을 굵게 할 수 있으며, 그 때문에 전원 임피던스를 충분히 낮게 할 수 있다고 하는 효과가 있다. 그리고, 개구부를 걸쳐서 형성한 도체 패턴은 상기의 발명과 같이 습곡부를 설치하는 수 있으며, 접속용 분기는 범프보다 폭을 좁게 형성하면 된다.
본 발명의 청구항19 의 전자 기기는, 청구항15 내지 18 의 어느 한 항에 반도체 장치와, 상기 반도체 장치에 따라서 구동되는 표시 장치, 인자 장치 또는 연산 장치를 구비하는 것을 특징으로 한다. 이와 같이 구성한 본 발명은 상기한 바와 같은 효과가 있다.
본 발명의 청구항20 의 반도체 장치는, 테이프 캐리어 패키지형의 반도체 장치에 있어서, 디바이스 홀을 횡단하고 또한 적어도 하나의 접속용 내부 리드가 분기한 전원용 및 접지용 도체 패턴을 가지며, 상기 접속용 내부 리드는, 폭이 반도체 칩과 접속하는 범프보다 좁게 형성하고 있는 것을 특징으로 한다.
이 구성에 의하면, 반도체 칩 상에 설치된 패드 군과 상기 도체 패턴 군을 전기적으로 접속할 때, 상기 도체 패턴으로부터 분기한 접속용 내부 리드를 사용하기 때문에, 접속 후의 검사를 곤란하게 하지 않고 상기 도체 패턴군의 폭을 굵게 할 수 있으며, 그 때문에 전원 임피던스를 충분히 낮게 할 수 있다고 하는 효과가 있다.
접속용 내부 리드를 테이프 캐리어를 구성하고 있는 테이프에 접속하면, 전원용 도체 패턴 및 접지용 도체 패턴의 느슨해짐을 방지할 수가 있으며, 이것들의 도체 패턴을 반도체 칩의 전극과의 위치맞춤을 용이하고, 확실하게 행할 수 있다. 또한, 전원용 도체 패턴, 접지용 도체 패턴에는, 한 곳 이상의 습곡부를 설치하고, 전자 기기에 내장한 후에 있어서의 이것들의 도체 패턴의 크랙의 성장을 저지하여, 단선을 방지하도록 해도 된다.
본 발명의 청구항23 의 전자 기기는, 청구항20 내지 22 중 어느 한 항의 반도체 장치와, 상기 반도체 장치에 따라서 구동되는 표시 장치, 인자 장치 또는 연산 장치를 구비하는 것을 특징으로 한다. 이 구성은 상기와 같은 효과가 있다.
(발명의 실시예)
이하, 본 발명의 실시예를 도면에 참조하여 설명한다.
도 1은 제 l 실시예에 따른 반도체 장치의 주요부의 사시도이다. 반도체 칩(1)의 능동면에는, 복수개의 신호용 패드(신호용 전극)(4), 복수개의 전원용 패드(전원용 전극)(7) 및 복수개의 접지용 패드(접지용 전극)(9)가 설치되어 있다. 신호용 패드(4)는 반도체 칩(1)의 주변부에 따르도록 형성되어 있다. 한편, 전원용 패드(7) 및 접지용 패드(9)는 반도체 칩(1)의 중앙부에 형성되어 있다. 또한, 전원용 패드(7) 및 접지용 패드(9)는 반도체 칩(1)의 중앙부에서, 각각이 열을 이루도록 배치되어 있다.
이것들의 패드 군은 후에 설명하는 도체 패턴과의 전기적인 접속을 위해, 범프 가공되어 있다. 회로 기판인 플렉시블 절연 기판(2)에는 디바이스 홀이 되는 개구부(5)가 설치되어 있고, 신호용 도체 패턴(3)이 돌출되어 있다. 또한, 전원용 공통 리드를 구성하고 있는 전원용 도체 패턴(6)과, 접지용 공통 리드를 구성하고 있는 접지용 도체 패턴(8)이 개구부(5)에 걸치도록 설치되어 있다. 또한, 개구부(5)는 반도체 칩 상의 각 패드(4, 7, 9)와 각 도체 패턴(3, 6, 8)을 접속하기 위해서 이용되기 때문에, 이 개구부(5)의 영역 내에 각 패드(4, 7, 9)가 위치하는 크기의 개구부이면 충분한다. 따라서, 개구부(5)의 크기(면적)는 도 1에 도시되는 바와 같이, 반도체 칩(1)의 사이즈(반도체 칩의 면적)이상의 크기라도, 그 이하의 크기라도 된다.
전원용 도체 패턴(6)에는 전원용 패드(7)에 설치한 범프보다 폭이 좁은 접속용 분기(601)가 설치되어 있다. 마찬가지로, 접지용 도체 패턴(8)에도 접지용 패드(9)에 설치한 범프보다 폭이 좁은 접속용 분기(801)가 설치되어 있다. 신호용 도체 패턴(3)은 대응하는 소정의 신호용 패드(4)와 전기적으로 직접 접속되어 있다. 또한, 접속용 분기(601)는 전원용 패드(7)에 설치한 범프보다 폭이 좁게 형성되어 있고, 대응하는 소정의 전원용 패드(7)와 전기적으로 직접 접속되어 있다. 마찬가지로 접속용 분기(801)는 접지용 패드(9)에 설치한 범프보다 폭이 좁게 형성되어 있고, 대응하는 소정의 접지용 패드(9)와 전기적으로 직접 접속되어 있다. 이것들의 접속에는 바람직하게는, 열 압착에 의한 일괄 접속 방식이 사용된다.
도 2는 도 1의 A-A선을 따라 취한 단면도이다. 도 2에 있어서, 각 부분에는 도 1에 사용한 부호와 동일 부호를 사용하고 있다. 반도체 칩(1)의 능동면과 신호용 도체 패턴(3), 전원용 도체 패턴(6) 및 접지용 도체 패턴(8)은 밀봉 부재(10)에 의해 밀봉되어 있다.
상기 도 1로부터 분명한 바와 같이, 전원용 도체 패턴(6)과 접지용 도체 패턴(8)의 폭을 전원용 패드 또는 접지용 패드(9)의 패드 사이즈보다 굵게 해도, 이것들의 패드를 덮어 가리지 않게 되며, 전원 임피던스를 충분 낮게 할 수가 있어 전기적 소음의 개선을 도모할 수 있음과 동시에, 전기적인 접속후의 검사를 용이하게 할 수 있다는 효과가 있다.
도 3은 제 2 실시예에 따른 반도체 장치의 주요부의 구조를 도시하는 사시도이다. 도 3에 있어서, 각 부분에는 도 1에 사용한 부호와 동일 부호를 사용한다. 전원용 도체 패턴(6) 및 접지용 도체 패턴(8)에는, 각각 습곡부(11)가 설치되어 있다. 이 습곡부(11)의 설치 위치는 각 종류 각 모양이 고려된다. 도 3에 도시되는 바와 같이, 개구부(5)내에서 패드를 끼우는 위치, 즉 개구부(5)내에서의 도체 패턴의 양측에 설치해도 되며, 또한, 약간 그 효과는 상실하게 되는 것의 한 쪽에만 설치해도 된다. 또한, 우부(隅部)가 없어도, 개구부(5)내이고, 게다가 패드와 접속되는 위치를 제외한 위치이면 설치 가능하다. 또한, 양측과 또한 내부 영역을 조합시켜 설치하는 것도 가능하다.
상기 도 3으로부터 분명한 바와 같이, 전원용 도체 패턴(6)과 접지용 도체 패턴(8)을 이들에 대응하는 패드 군과 전기적으로 접속할 때, 열 및 가압에 의해서 도체 패턴 군에 가해지는 스트레스를 습곡부(11)가 흡수 완화하여, 도체 패턴에 크랙이 생기는 것을 방지할 수 있다고 하는 효과가 있다. 다시말해서, 디바이스 홀을 걸치도록 형성된 반도체 패턴(전원용, 접지용)에 있어서도 접속 가능하고, 특히 패드와 일괄로써 접속하는 것이 가능해진다.
도 4a, 4b, 4c 는 습곡부의 다른 예를 나타내는 것이다. 도 4a에 도시된 습곡부(12)는 S자 형상으로 형성한 것으로, 도 3에 도시된 습곡부(11)보다 응력 집중을 피할 수 있으며, 균열의 발생 등을 방지할 수 있다. 또한, 도 4b에 도시된 습곡부(14)는 도너츠 형상으로 형성한 것이다. 이 습곡부(14)는 도면의 좌우방향으로 인장 응력이 작용하면, 타원 형상으로 변형하여 응력을 흡수한다. 그리고, 도 4c에 도시된 습곡부(16)는 반원 형상으로 형성한 것이며, 상기와 같이 스트레스를 흡수할 수가 있고, 도체 패턴의 파탄을 방지할 수 있다.
또한, 습곡부의 형상은 이들 실시예에 나타난 것에 한정되는 것은 아니다. 또한, 플렉시블 절연 기판(2)은 테이프 캐리어를 구성하고 있는 TAB 테이프를 사용해도 된다.
도 5는 제 3 실시예에 따른 반도체 장치의 주요부 사시도이고, 도 6은 도 5의 B-B선에 따른 단면도이다. 이들 도면에 있어서, 전원용 도체 패턴(6)과 접지용 도체 패턴(8)과는 반도체 칩(1)이 디바이스 홀(5)의 내부에 배치될 때에, 전원용 패드(7)와 접지용 패드(9)와의 상부에 위치하도록 형성되어 있다. 또한, 전원용 도체 패턴(6)과 접지용 도체 패턴(8)과는 폭이 전원용 패드(7), 접지용 패드(9)보다 넓게 되도록 형성하고 있다.
이에 의해 전원용 도체 패턴(6) 및 접지용 도체 패턴(8)은 전류 용량이 커지게 되며, 전원 임피던스를 충분히 낮게 할 수가 있어 전기적 소음의 개선을 도모할 수 있다. 또한, 도체 패턴(6, 8)은 패드(7, 9)보다 넓게 형성되어 있기 때문에, 이들과의 위치맞춤을 용이하게 행할 수 있고, 제작 오차의 허용 범위를 크게 할 수 있다.
도 7은 제 4 실시예에 따른 반도체 장치의 주요부 사시도이다. 이 실시예에 따른 반도체 장치는 전원용 도체 패턴(6)과 접지용 도체 패턴(8)에 설치한 접속용 분기(602, 802)가 설치되어 있다. 이들 분기(602, 802)는 폭이 전원용 패드(7), 접지용 패드(9)보다 좁게 형성됨과 동시에, 플렉시블 절연 기판(2)의 상부까지 도달하는 길이를 가지며, 선단부가 플렉시블 절연 기판(2)에 접속되어 있다.
이와 같이 구성한 제 4 실시예의 반도체 장치는 플렉시블 절연 기판(2)에 접속한 접속용 분기(602, 802)가 디바이스 홀(5)을 걸쳐서 형성한 전원용 도체 패턴(6), 접지용 도체 패턴(8)을 지지하는 지지 부재로서 작용하기 때문에, 도체 패턴(6, 8)의 느슨해짐을 방지할 수 있고, 전원용 패드(7)와 접속용 분기(602)의 위치 맞춤 및 접지용 패드(9)와 접속용 분기(802)의 위치 맞춤을 용이하고, 정확하게 할 수 있다. 또한, 접속용 분기(602, 802)가 플렉시블 절연 기판(2)까지 연장되고 있기 때문에, 복수의 전원용 패드(7) 및 접지용 패드(9)를 직선 상에 배치할 필요가 없고, 이들 패드(7, 9)의 형성의 자유도가 증가하며, 반도체 칩(1)의 형성이 용이하게 된다. 본 형태로서는, 접속용 분기를 플렉시블 절연 기판(2)상까지 연장시켜 전원용 도체 패턴 및 접지용 도체 패턴을 지지시키도록 하였지만, 반드시 패드와 접속하는 접속용 분기를 이용하지 않아도 된다. 예를 들면, 전원용 패드 및 접지용 패드가 일부의 영역에 집중한 조밀 부분과 거친 부분이 생기는 경우에는, 단지 지지만을 목적으로 하는 지지 전용의 더미 패턴을 거친 부분에 형성해도 된다. 또한, 이 지지부는 가능한 한 균등하게 배치하는 것이 바람직하다.
도 8은 제 5 실시예에 따른 반도체 장치의 주요부 사시도이다. 이 실시예에 따른 반도체 장치는 반도체 칩(1)의 전원용 전극인 전원용 패드(7)와 접지용 전극인 접지용 패드(9)가 신호용 전극인 신호용 패드(4)보다 크게 형성되어 있다. 또한, 전원용 패드(7)와 접지용 패드(9)에 접속하는 전원용 도체 패턴(6)과 접지용 도체 패턴(8)과는 신호용 도체 패턴(3)보다 폭 넓게 형성되어 있다. 이에 의해, 각 전원용 패드(7)와 접지용 패드(9)의 임피던스를 저하시킬 수 있으며, 나아가서는 전원 임피던스가 낮게 되어, 전기적 소음을 개선할 수 있다.
그리고, 제 5 실시예에 있어서는, 전원용 패드(7)와 접지용 패드(9)와의 양자를 신호용 패드(4)보다 크게 한 경우에 대해서 설명하였지만, 전원용 패드(7)와 접지용 패드(9)의 어느 것인가 한 쪽을 신호용 패드(4)보다 크게하고, 어느 것인가 다른 쪽을 신호용 패드(4)와 같은 크기로 해도 된다. 또한, 전원용 도체 패턴(6)과 접지용 도체 패턴(8)과의 폭은 전원용 패드(7), 접지용 패드(9)보다 넓게해도 된다. 또한, 전원용 도체 패턴(6)과 접지용 도체 패턴(8)과는 전원용 패드(7), 접지용 패드(9)와 접속하는 접속용 분기를 설치해도 된다. 그리고, 전원용 도체 패턴(6)과 접지용 도체 패턴(8)에 설치한 접속용 분기는, 그 선단을 플렉시블 절연 기판(2)에 접속할 수 있다.
또한, 도 8의 2점 쇄선으로 나타내는 바와 같이, 전원용 도체 패턴(6)과 접지용 도체 패턴(8)과 분기(603, 803)를 형성함과 동시에, 이것들의 분기(603, 803)의 선단을 플렉시블 기판(2)에 접속할 수 있다. 이와 같이 하면, 개구부(5)를 걸쳐서 형성한 전원용 도체 패턴(6), 접지용 도체 패턴(8)의 느슨해짐을 방지할 수 있어, 각 도체 패턴(6, 8)과 전원용 패드(7), 접지용 패드(9)와의 위치맞춤을 용이하게 할 수 있고, 습곡부(11)가 증가하는 것을 방지할 수 있다.
또한, 예를 들면 표시 장치나 인자 장치 또는 연산 장치 등을, 상기 제 1 실시예 내지 제 5 실시예에 따른 반도체 장치를 사용하여 구동하도록 하여, 전자 기기에 이러한 표시 장치나 인자 장치, 연산 장치를 내장하면, 전자 기기의 전원 임피던스를 충분히 낮게 할 수 있어 전기적 소음의 개선을 도모할 수 있음과 동시에, 전원 라인의 단선 고장이 발생하지 않는 장기적 신뢰성이 높은 전자 기기를 얻을 수 있다.
이상 상술한 바와 같이, 본 발명의 반도체 장치는 개구부를 걸쳐서 형성한 공통 리드가 되는 도체 패턴의 폭이 반도체 칩과 접속하는 범프보다 넓게 형성되어 있기 때문에, 전류 용량을 크게 할 수 있으며, 전원 임피던스를 충분히 저하할 수 있다고 하는 효과가 있다.
또한, 본 발명의 반도체 장치는 전원용 또는 접지용 도체 패턴을 굵게 할 수가 있기 때문에, 전원 임피던스를 충분히 낮게 할 수 있다는 효과가 있다. 또한, 이것들의 도체 패턴에 생기는 크랙을 방지할 수 있기 때문에, 전자 기기에 내장한 후에 전원 라인의 단선 고장이 발생하지 않는다고 하는 효과가 있다.
또한, 본 발명의 반도체 장치는 개구부를 걸쳐서 형성한 도체 패턴에 설치한 접속용 분기의 선단을 플렉시블 절연 기판에 접속함으로써, 도체 패턴의 느슨해짐을 방지할 수 있으며, 접속하는 반도체 칩의 전극과의 위치맞춤을 용이하고, 확실하게 행할 수 있다.
또한, 본 발명의 전자 기기는 전원 임피던스가 충분히 낮은 반도체 장치를 구비하기 때문에, 전기적 소음의 개선을 도모할 수 있다고 하는 효과가 있다. 또한, 전원 라인의 단선 고장이 발생하지 않은 반도체 장치를 구비하기 때문에, 충분한 장기 신뢰성을 확보할 수 있다는 효과가 있다.
도 1은 본 발명의 제 1 실시예를 도시하는 주요부의 사시도.
도 2는 도 1의 A-A선에 따른 단면도.
도 3은 본 발명의 제 2 실시예를 도시하는 주요부의 사시도.
도 4a, 4b, 및 4c는 실시예에 따른 습곡부(褶曲部)의 다른 예를 도시하는 도면.
도 5는 본 발명의 제 3 실시예에 따른 반도체 장치의 주요부 사시도.
도 6은 도 5의 B-B선에 따른 단면도.
도 7은 제 4 실시예에 따른 반도체 장치의 주요부를 도시하는 사시도.
도 8은 제 5 실시예에 따른 반도체 장치의 주요부를 도시하는 사시도.
도 9는 종래 반도체 장치의 주요부의 사시도.
*도면의 주요 부분에 대한 부호의 설명*
1: 반도체 칩 2: 플렉시블 절연 기판
3: 신호용 도체 패턴 4: 신호용 전극(신호용 패드)
5: 개구부(디바이스 홀) 6: 전원용 도체 패턴
7: 전원용 전극(전원용 패드) 8: 접지용 도체 패턴
9: 접지용 전극(접지용 패드) 10: 밀봉부재
11: 습곡부
601, 602: 접속용 분기 801, 802: 접속용 분기

Claims (7)

  1. 반도체 칩과, 플렉시블 절연 기판상에 도체 패턴이 형성된 회로 기판과, 밀봉용 수지를 가지며, 상기 플렉시블 절연 기판에 설치된 개구부에 돌출한 도체 패턴과 상기 반도체 칩을 접합하고, 상기 밀봉용 수지에 의해 접합부분을 밀봉하는 반도체 장치에 있어서,
    상기 도체 패턴은, 신호용 도체 패턴과, 전원용 도체 패턴과, 접지용 도체 패턴을 포함하며,
    상기 신호용 도체 패턴은, 상기 개구부의 장변(長)에 돌출하여 형성되고,
    상기 전원용 도체 패턴 및 상기 접지용 도체 패턴은, 상기 개구부의 장변 방향에 연재하여 형성되고, 폭이 상기 반도체 칩과 접합하는 범프보다 넓게 형성된 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 개구부의 장변 방향에 연재하여 형성된 상기 전원용 도체 패턴 및 상기 접지용 도체 패턴은, 각각 적어도 1군데에 습곡부(褶曲部)를 갖는 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서, 상기 전원용 도체 패턴 및 상기 접지용 도체 패턴은, 적어도 1개 이상의 분기를 가지며, 그 분기의 선단부가 상기 플렉시블 절연 기판에 접속하고 있는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서, 상기 분기는, 상기 반도체 칩과 접합하는 접속용 분기인 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 상기 접속용 분기는, 폭이 상기 반도체 칩과 접속하는 범프보다 좁게 형성되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제1항, 제2항, 제4항 및 제5항 중 어느 한 항에 기재된 반도체 장치와, 그 반도체 장치에 기초하여 구동되는 표시 장치, 인자 장치 또는 연산 장치를 구비하는 것을 특징으로 하는 전자 기기.
  7. 제3항에 기재된 반도체 장치와, 그 반도체 장치에 기초하여 구동되는 표시 장치, 인자 장치 또는 연산 장치를 구비하는 것을 특징으로 하는 전자 기기.
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7157790B2 (en) * 2002-07-31 2007-01-02 Microchip Technology Inc. Single die stitch bonding
US7326594B2 (en) * 2002-07-31 2008-02-05 Microchip Technology Incorporated Connecting a plurality of bond pads and/or inner leads with a single bond wire
KR20050054959A (ko) * 2002-09-25 2005-06-10 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 커넥터, 칩 카드 판독기, 이동 전화기 및 ｐｄａ
JP4177233B2 (ja) * 2003-01-28 2008-11-05 富士通メディアデバイス株式会社 弾性表面波デバイス及びその製造方法
DE60336993D1 (de) * 2003-06-10 2011-06-16 St Microelectronics Srl Elektronische Halbleitervorrichtung und Verfahren zu deren Herstellung
KR100574954B1 (ko) * 2003-11-15 2006-04-28 삼성전자주식회사 중앙부 패드와 재 배선된 패드에서 와이어 본딩된집적회로 칩패키지
JP4628687B2 (ja) * 2004-03-09 2011-02-09 ルネサスエレクトロニクス株式会社 半導体装置
JP4013071B2 (ja) * 2004-09-06 2007-11-28 セイコーエプソン株式会社 半導体装置
KR100987479B1 (ko) * 2005-12-19 2010-10-13 삼성전자주식회사 반도체 칩 및 이를 이용한 반도체 칩 패키지
JP4472737B2 (ja) * 2007-08-31 2010-06-02 Ｏｋｉセミコンダクタ株式会社 半導体装置、半導体素子及び基板
JP4540697B2 (ja) 2007-08-31 2010-09-08 Ｏｋｉセミコンダクタ株式会社 半導体装置
KR100951667B1 (ko) * 2008-08-19 2010-04-07 주식회사 하이닉스반도체 패드를 포함하는 반도체 메모리 장치
KR101680115B1 (ko) 2010-02-26 2016-11-29 삼성전자 주식회사 반도체칩, 필름 및 그를 포함하는 탭 패키지
KR101367090B1 (ko) * 2011-12-28 2014-02-25 주식회사 실리콘웍스 소스드라이버 집적회로 및 상기 소스드라이버 집적회로를 구비하는 디스플레이 장치
KR102232435B1 (ko) * 2014-02-12 2021-03-29 삼성디스플레이 주식회사 구동 칩 및 이를 포함하는 표시 장치
KR102649896B1 (ko) * 2015-03-31 2024-03-22 하마마츠 포토닉스 가부시키가이샤 반도체 장치
CN105575947B (zh) * 2015-12-31 2019-05-10 上海天马微电子有限公司 一种显示基板、显示装置以及显示装置的身份识别方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04287936A (ja) * 1991-01-10 1992-10-13 Nec Corp 半導体集積回路
JPH06140535A (ja) * 1992-10-27 1994-05-20 Mitsubishi Electric Corp テープキャリアパッケージ型半導体装置
JPH06244240A (ja) * 1993-02-19 1994-09-02 Texas Instr Japan Ltd 半導体装置
JPH077037A (ja) * 1993-06-16 1995-01-10 Hitachi Ltd 半導体集積回路装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5735361A (en) 1980-08-12 1982-02-25 Nec Corp Film carrier lead
JPS5939930A (ja) 1982-08-27 1984-03-05 Nissan Motor Co Ltd タ−ボチヤ−ジヤ
JPS601968A (ja) 1983-06-17 1985-01-08 Matsushita Electric Ind Co Ltd 半導体装置
JPS6318335A (ja) 1986-07-10 1988-01-26 Tokuyama Soda Co Ltd エレクトロクロミツクデイスプレイ素子
US4801999A (en) * 1987-07-15 1989-01-31 Advanced Micro Devices, Inc. Integrated circuit lead frame assembly containing voltage bussing and distribution to an integrated circuit die using tape automated bonding with two metal layers
US4967261A (en) * 1987-07-30 1990-10-30 Mitsubishi Denki Kabushiki Kaisha Tape carrier for assembling an IC chip on a substrate
JPH01289276A (ja) * 1988-05-17 1989-11-21 Mitsubishi Electric Corp 半導体装置
JP2567961B2 (ja) * 1989-12-01 1996-12-25 株式会社日立製作所 半導体装置及びリ−ドフレ−ム
KR920702779A (ko) * 1990-04-24 1992-10-06 아이지와 스스무 회로 셀·어레이를 갖춘 반도체 장치 및 데이타 입출력 장치
KR930003275B1 (ko) * 1990-05-03 1993-04-24 삼성전자 주식회사 고해상도를 위한 감열 기록소자
JP2518569B2 (ja) 1991-09-19 1996-07-24 三菱電機株式会社 半導体装置
JP2509422B2 (ja) * 1991-10-30 1996-06-19 三菱電機株式会社 半導体装置及びその製造方法
US5212402A (en) * 1992-02-14 1993-05-18 Motorola, Inc. Semiconductor device with integral decoupling capacitor
JP3228846B2 (ja) 1995-02-20 2001-11-12 アルプス電気株式会社 フィルムキャリアの電極パターン
JPH08316270A (ja) * 1995-05-23 1996-11-29 Hitachi Ltd テープキャリアおよびそれを用いた半導体装置
JP3383475B2 (ja) 1995-06-12 2003-03-04 株式会社日立製作所 半導体装置およびその製造に用いるリードフレーム
JP2663928B2 (ja) * 1995-08-30 1997-10-15 日本電気株式会社 Ｔａｂテープ及びｔａｂテープを用いた半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04287936A (ja) * 1991-01-10 1992-10-13 Nec Corp 半導体集積回路
JPH06140535A (ja) * 1992-10-27 1994-05-20 Mitsubishi Electric Corp テープキャリアパッケージ型半導体装置
JPH06244240A (ja) * 1993-02-19 1994-09-02 Texas Instr Japan Ltd 半導体装置
JPH077037A (ja) * 1993-06-16 1995-01-10 Hitachi Ltd 半導体集積回路装置

Also Published As

Publication number Publication date
HK1015531A1 (en) 1999-10-15
CN1192578A (zh) 1998-09-09
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US6608368B2 (en) 2003-08-19
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KR19980071873A (ko) 1998-10-26
US20020020899A1 (en) 2002-02-21
JPH10303246A (ja) 1998-11-13
TW462099B (en) 2001-11-01
CN1171307C (zh) 2004-10-13

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