JPH077037A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH077037A
JPH077037A JP5144560A JP14456093A JPH077037A JP H077037 A JPH077037 A JP H077037A JP 5144560 A JP5144560 A JP 5144560A JP 14456093 A JP14456093 A JP 14456093A JP H077037 A JPH077037 A JP H077037A
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JP
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bonding
bonding pad
peripheral edge
semiconductor chip
power source
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Kotaro Matsuo
康太郎 松尾
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Abstract

(57)【要約】 【目的】 本発明の目的は、電源電圧の低下を防止し、
電源ノイズを減少させ、それによって回路の性能低下及
び素子の誤動作を防止する。 【構成】 半導体チップの上面外周縁部には信号用のボ
ンディングパッドを設け、外周縁部を除く半導体チップ
の上面である中央部には電源用のボンディングパッドを
設ける。基体の半導体チップ収容部を取り囲む内周縁部
には信号用のボンディングパッドを設け、内周縁部を囲
むようにして電源用のボンディングパッドを設ける。第
1のボンディング部材によって信号用配線の接続を行
い、第2のボンディング部材によって半導体チップ中央
部に電源を供給する。 【効果】 上述した手段によれば、パッケ−ジの外部リ
ードと半導体チップの中心部との電源インピ−ダンスを
下げ、電圧の低下を防止し電源ノイズを低減させ、回路
の性能低下及び素子の誤動作を防止することができる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、ピン数の多くかつ高速で作動する半導体集
積回路装置に適用して有効な技術に関するものである。
【0002】
【従来の技術】ウェハプロセスの終了したウェハは、個
々の半導体チップに切断され、通常半導体パッケ−ジ等
に収容して製品となり、このようにしてできた製品がプ
リント基板に実装され機能を発揮する。
【0003】このパッケージ収容の際に、パッケージの
基体に固着した半導体チップと基体に設けられた導体端
子とを接続するボンディングが行われる。このボンディ
ングには、金,アルミニューム等のワイヤを用いたワイ
ヤボンディング又は銅箔を所定のパターンに加工したT
AB(tape automated bonding)テープに形成されたリ
ードを用いたワイヤレスボンディング等が行われ、それ
らのボンディング部材によって、半導体チップに電源を
供給する電源供給用・接地用(以下、電源用という)の
内部配線或いは各種信号入出力用(以下、信号用とい
う)の内部配線に導通した半導体チップのボンディング
パッドとパッケージの外部リードに導通した基体のボン
ディングパッドとを接続している。
【0004】半導体チップの電源用ボンディングパッド
は、半導体チップの外周縁部に設けられ、半導体チップ
の内部配線によって、チップに形成されている各素子に
給電を行っている。
【0005】
【発明が解決しようとする課題】半導体集積回路装置の
集積化が進むにつれて半導体チップに形成される素子数
が増加し、これによって装置の消費電力も増加しかつ電
源を供給する電流パスも長くなる。
【0006】また、集積化によって半導体チップを形成
するパターンが微細化することにより、内部配線が細く
なり配線間の間隔も狭められる。
【0007】その結果、素子数の増加によって電流パス
が長くなることと配線が細くなることから、半導体チッ
プの中心部や電流パスの末端では電位の降下が大きくな
る。
【0008】さらに、電流パスが長くなり接続する素子
も多くなることから、電流パスの中間における消費電力
の一時的な増加によって末端の電圧の一時的な低下が生
じることもある。
【0009】このような直流電源ノイズによる電圧降下
或いは電圧変動によって、その電流パスに接続した回路
の性能低下或いは素子の誤動作が生じるという問題があ
る。
【0010】電流パスが長くなることを防止するため
に、電源の系統数を増やすことも考えられるが、その場
合にはピン数が増加するという問題が生じる。
【0011】これらの問題は、半導体集積回路装置の集
積技術の向上によって、今後も微細化が進み、配線長も
増大し、加えて消費電力が増加するのに伴い、ますます
重要視される傾向にある。
【0012】本発明の目的は、電源電圧の低下を抑え、
電源ノイズを減少させることが可能な技術を提供し、そ
れによって回路の性能低下及び素子の誤動作を防止する
技術を提供することにある。
【0013】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【0014】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【0015】本発明では、半導体チップの上面外周縁部
には信号用のボンディングパッドを設け、外周縁部を除
く半導体チップの上面である中央部には電源用のボンデ
ィングパッドを設ける。基体の半導体チップ収容部を取
り囲む内周縁部には信号用のボンディングパッドを設
け、内周縁部を囲むようにして電源用のボンディングパ
ッドを設ける。第1のボンディング部材によって信号用
配線の接続を行い、第2のボンディング部材によって半
導体チップ中央部に電源を供給する。
【0016】
【作用】上述した手段によれば、パッケ−ジの外部リー
ドと半導体チップの中心部との電源インピ−ダンスを下
げることにより、電圧の低下を抑え電源ノイズを低減す
ることができる。それによって回路の性能低下及び素子
の誤動作を防止することができる。
【0017】以下、本発明の構成について、実施例とと
もに説明する。
【0018】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【0019】
【実施例】図1は本発明の一実施例である半導体集積回
路装置のチップ周辺部分を示す平面図であり、図2は図
1のA−A線に沿った縦断面図である。
【0020】図中、1は所定の回路パターンが形成され
た半導体チップ、2は半導体チップを収容するパッケー
ジの基体である。
【0021】基体2は、プリント基板に接続するための
外部リード(図示せず)を周辺に備え、中央を窪ませて
半導体チップ1を収容する収容部2aを形成してある。
収容部2aには金メッキ(図示せず)を施し、メッキさ
れた金と半導体チップ1下面のシリコン基板とが熱圧着
により共晶を作り、収容部2aに半導体チップ1を接着
固定する。
【0022】半導体チップ1の上面外周縁部1aには信
号用のボンディングパッド3aを設け、外周縁部1aを
除く半導体チップ1の上面を中央部1bとし、この中央
部には電源用のボンディングパッド3bを設ける。各ボ
ンディングパッド3a,3bは、配線(図示せず)によ
ってチップ1内部の各素子(図示せず)と導通する。
【0023】基体2の収容部2aを取り囲む内周縁部2
bには基体2側の信号用のボンディングパッド4aを設
け、信号用のボンディングパッド4aを囲むようにして
電源用のボンディングパッド4bを設ける。各ボンディ
ングパッド4a,4bは、配線(図示せず)によって前
記外部リードと導通する。
【0024】5は第1のボンディング部材である第1の
リード、6は第2のボンディング部材である第2のリー
ドであり、第2のリード6は第1のリード5よりも拡幅
して形成してある。
【0025】第1のリード5と第2のリード6とは絶縁
性のフィルム(図1では破線で示す)7を介して一体と
なったTABテープを構成している。TABテープの一
方の面に第1のリード5が設けられ、TABテープの他
方の面に第2のリード6が設けられている。
【0026】フィルム7はポリイミド系樹脂等の可撓性
の樹脂膜が用いられ、第1のリード5及び第2のリード
6は、銅箔をメッキ或いは接着によってフィルム7に固
着しエッチングによってパターンを形成する。各リード
5,6の端部には金或いは半田の突起電極8が設けられ
ている。
【0027】半導体チップ1と基体2との電気的な接続
は、各突起電極8と各ボンディングパッド3a,3b,
4a,4bとを位置合わせし、リード5,6上から突起
電極8を加熱し、リード5,6とボンディングパッド3
a,3b,4a,4bとを熱圧着によって接続する。フ
ィルム7は、十分な耐熱性を有するので、第2のリード
6の下に隠れている第1のリードも、第2のリードの上
から熱圧着することが可能である。
【0028】この後、パッケージの基体2にキャップ
(図示せず)をかぶせ、基体2とキャップとを溶着する
ことにより、半導体チップ1を密封し、キャップに製品
の型名・メーカー名等を印刷して半導体集積回路装置の
組立工程が完了する。
【0029】本実施例では、基体2の内周縁部2bをT
ABテープ及び突起電極8の厚みに応じた段差をつけて
形成し、ボンディングパッド4aをボンディングパッド
4bよりも低い位置に設けてある。これによって、基体
側のボンディングパッド4a,4bを互いに近接して設
けることができるので、パッケージをより小型にするこ
とが可能となる。
【0030】本実施例では、電源のインピーダンスを下
げるために、電源用に用いられる第2のリード6の幅を
拡げたが、他に厚みを変える、或いは材質を変える等の
方法或いはこれらの組み合わせを採用することも可能で
ある。
【0031】また、外周縁部1aに近い素子に給電する
場合には、第1のリード5によって給電を行うことも可
能であり、また、大きな電流の流れる信号があった場合
には第2のリード6によって信号の接続を行うことも可
能である。
【0032】さらに、本実施例では第1のボンディング
部材,第2のボンディング部材としてTABテープの両
面に形成されたリード5,6を用いたが、第1のボンデ
ィング部材としてボンディングワイヤを用い、第2のボ
ンディング部材としてTABテープのリードを用いるこ
とも可能であり、その逆もまた可能である。
【0033】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
【0034】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【0035】(1)本発明は、半導体チップの中心部か
らパッケ−ジへの電流パスを構成することにより、電源
ノイズを低減できるという効果がある。
【0036】(2)本発明は、半導体チップの中心部か
らパッケ−ジへの電流パスを構成することにより、電源
電圧の低下を防止できるという効果がある。
【0037】(3)本発明は、電源用に用いる第2のボ
ンディング部材を第1のボンディング部材よりも拡幅し
て形成することにより、電源用の電流パスのインピーダ
ンスが低下するので、電源電圧の低下及びノイズの混入
を防止できるという効果がある。
【0038】(4)本発明は、前記効果(1),(2)
及び(3)により半導体集積回路装置の回路性能の低下
及び誤動作を防止できるという効果がある。
【0039】(5)本発明は、基体の内周縁部をTAB
テープ及び突起電極の厚みに応じた段差をつけて設ける
ことにより、基体側の信号用ボンディングパッドと電源
用のボンディングパッドとを近接して設けることができ
るので、パッケージをより小型にすることが可能となる
という効果がある。
【0040】(6)本発明は、パッケ−ジ基体への電源
用の電流パスを半導体チップの中心部に設けることによ
り、電源用のボンディングパッドを半導体チップの外周
縁部に設ける必要がなくなるので、半導体チップ外周縁
部に接続できる信号用のピン数を増加させることが可能
となり、全体のピン数を増加させることができるという
効果がある。
【図面の簡単な説明】
【図1】 図1は本発明の一実施例である半導体集積回
路装置のチップ周辺部分を示す平面図である。
【図2】 図2は図1中のA−A線に沿った縦断面図で
ある。
【符号の説明】
1…半導体チップ、1a…外周縁部、1b…中央部、2
…基体、2a…収容部、2b…内周縁部、3a,3b,
4a,4b…ボンディングパッド、5…第1のリード
(第1のボンディング部材)、6…第2のリード(第2
のボンディング部材)、7…フィルム、8…突起電極。

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】 パッケージ基体のチップ収容部に半導体
    チップを固定し、パッケージ基体のボンディングパッド
    と半導体チップのボンディングパッドとをボンディング
    部材で接続する半導体装置において、半導体チップ上面
    の外周縁部に設けたボンディングパッドとチップ収容部
    を囲む基体の内周縁部に設けたボンディングパッドとを
    第1のボンディング部材で接続し、半導体チップ上面の
    中央部に設けたボンディングパッドと前記基体の内周縁
    部の外側に設けたボンディングパッドとを第2のボンデ
    ィング部材で接続したことを特徴とする半導体集積回路
    装置。
  2. 【請求項2】 可撓性を有する絶縁フィルムの両面にリ
    ードを設けたTABテープの、一方の面のリードで第1
    のボンディング部材を、他方の面のリードで第2のボン
    ディング部材を構成したことを特徴とする請求項1に記
    載の半導体集積回路装置。
  3. 【請求項3】 半導体チップの外周縁部に設けたボンデ
    ィングパッドには信号用の内部配線を接続し、半導体チ
    ップの中央部に設けたボンディングパッドには電源用の
    内部配線を接続したことを特徴とする請求項1に記載の
    半導体集積回路装置。
  4. 【請求項4】 第2のボンディング部材であるリード
    を、第1のボンディング部材であるリードよりも拡幅し
    て形成したことを特徴とする請求項2に記載の半導体集
    積回路装置。
  5. 【請求項5】 パッケ−ジ基体の内周縁部に設けたボン
    ディングパッドを内周縁部の外側に設けたボンディング
    パッドよりも低い位置に設けたことを特徴とする請求項
    1に記載の半導体集積回路装置。
JP5144560A 1993-06-16 1993-06-16 半導体集積回路装置 Pending JPH077037A (ja)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100505837B1 (ko) * 1997-02-27 2005-11-11 세이코 엡슨 가부시키가이샤 반도체장치및그것을구비한전자기기
CN1328787C (zh) * 2004-01-15 2007-07-25 威盛电子股份有限公司 半导体芯片封装体的焊线排列结构
CN112018094A (zh) * 2019-05-28 2020-12-01 爱思开海力士有限公司 包括互连结构的层叠封装

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100505837B1 (ko) * 1997-02-27 2005-11-11 세이코 엡슨 가부시키가이샤 반도체장치및그것을구비한전자기기
CN1328787C (zh) * 2004-01-15 2007-07-25 威盛电子股份有限公司 半导体芯片封装体的焊线排列结构
CN112018094A (zh) * 2019-05-28 2020-12-01 爱思开海力士有限公司 包括互连结构的层叠封装
CN112018094B (zh) * 2019-05-28 2024-05-07 爱思开海力士有限公司 包括互连结构的层叠封装

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