JPH04287936A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH04287936A JPH04287936A JP3001324A JP132491A JPH04287936A JP H04287936 A JPH04287936 A JP H04287936A JP 3001324 A JP3001324 A JP 3001324A JP 132491 A JP132491 A JP 132491A JP H04287936 A JPH04287936 A JP H04287936A
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- tab
- bumps
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- Pending
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- 230000002093 peripheral effect Effects 0.000 claims abstract description 3
- 238000007747 plating Methods 0.000 description 18
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- 238000000034 method Methods 0.000 description 4
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- 238000004519 manufacturing process Methods 0.000 description 3
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- 239000000853 adhesive Substances 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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-
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にＬＳＩチップ表面のバンプにＴＡＢリードをインナ
ーリードボンディング（以下、ＩＬＢと呼称する）接続
するＬＳＩ装置の構造に関する。
特にＬＳＩチップ表面のバンプにＴＡＢリードをインナ
ーリードボンディング（以下、ＩＬＢと呼称する）接続
するＬＳＩ装置の構造に関する。
【０００２】
【従来の技術】近年ＴＡＢ方式によるＬＳＩ装置では、
高速化，高集積化がますます要求されて来ている。高集
積化が進みチップサイズが大きくなるとＬＳＩチップで
の配線は細く長くなる為、結果的に配線抵抗の増大とな
っている。この影響は特に電源供給配線及び接地配線で
大きく、大電力を必要とするＬＳＩチップでは電圧降下
を招いてしまう為、配線の電気抵抗を下げる必要があっ
た。
高速化，高集積化がますます要求されて来ている。高集
積化が進みチップサイズが大きくなるとＬＳＩチップで
の配線は細く長くなる為、結果的に配線抵抗の増大とな
っている。この影響は特に電源供給配線及び接地配線で
大きく、大電力を必要とするＬＳＩチップでは電圧降下
を招いてしまう為、配線の電気抵抗を下げる必要があっ
た。
【０００３】図５に従来技術のＬＳＩ装置の一例を斜視
図で示す。ＬＳＩチップ１表面の外周部にバンプ２が形
成され、バンプ２の内側に電源供給配線又は接地配線４
が周知のメッキ法にて形成され、対応するバンプ２にそ
れぞれ接続されていた。電源供給配線又は接地配線の低
抵抗化手段としては、メッキ厚とメッキ面積を増やすこ
とで実現していた。
図で示す。ＬＳＩチップ１表面の外周部にバンプ２が形
成され、バンプ２の内側に電源供給配線又は接地配線４
が周知のメッキ法にて形成され、対応するバンプ２にそ
れぞれ接続されていた。電源供給配線又は接地配線の低
抵抗化手段としては、メッキ厚とメッキ面積を増やすこ
とで実現していた。
【０００４】一般にメッキ厚を得るにはフォトレジスト
によりパターンを形成し、これをマスクとしてメッキに
より金属配線を形成する。一回のメッキで得られるメッ
キ厚は近年開発されたフォトレジストを用いても２０μ
ｍ程度が限界である。フォトレジスト厚を越えた時点か
らメッキの成長が等方性となり、メッキの終了時点での
メッキ断面形状がオーバーハング状となり、第２のメッ
キを行なおうとすると、オーバーハング部分をフォトレ
ジストが十分に覆えないので初めのメッキの端部にピン
ホールが発生し易くなり、このピンホールからメッキが
成長するからである。その結果、大電力，高速化を必要
とするＬＳＩ装置の低抵抗化にはおのずと限界があった
。
によりパターンを形成し、これをマスクとしてメッキに
より金属配線を形成する。一回のメッキで得られるメッ
キ厚は近年開発されたフォトレジストを用いても２０μ
ｍ程度が限界である。フォトレジスト厚を越えた時点か
らメッキの成長が等方性となり、メッキの終了時点での
メッキ断面形状がオーバーハング状となり、第２のメッ
キを行なおうとすると、オーバーハング部分をフォトレ
ジストが十分に覆えないので初めのメッキの端部にピン
ホールが発生し易くなり、このピンホールからメッキが
成長するからである。その結果、大電力，高速化を必要
とするＬＳＩ装置の低抵抗化にはおのずと限界があった
。
【０００５】
【発明が解決しようとする課題】この従来の半導体集積
回路の電源供給配線又は接地配線における低抵抗化手段
の内、メッキ厚により低減する方法の場合はメッキ厚が
フォトレジスト厚に制約を受けてしまうので、必要なメ
ッキ厚を得るにはメッキを複数回行なわなければならず
工程が複雑化し、歩留り・生産性が悪く結局コストアッ
プになるという欠点があった。
回路の電源供給配線又は接地配線における低抵抗化手段
の内、メッキ厚により低減する方法の場合はメッキ厚が
フォトレジスト厚に制約を受けてしまうので、必要なメ
ッキ厚を得るにはメッキを複数回行なわなければならず
工程が複雑化し、歩留り・生産性が悪く結局コストアッ
プになるという欠点があった。
【０００６】又、面積を広くして抵抗値を低減する場合
では、信号配線の配線領域の確保が困難となり、配線層
数の増加やチップサイズの大形化をまねきコストアップ
になるという欠点があった。さらには信号配線の線長が
短かくならず高速化が計れないという欠点があった。
では、信号配線の配線領域の確保が困難となり、配線層
数の増加やチップサイズの大形化をまねきコストアップ
になるという欠点があった。さらには信号配線の線長が
短かくならず高速化が計れないという欠点があった。
【０００７】
【課題を解決するための手段】上述した従来の半導体集
積回路はＬＳＩチップ表面の周縁部に形成された複数個
のバンプと、該バンプの内側に形成された電源供給配線
又は接地配線及び信号配線と、ＴＡＢテープのデバイス
ホール内に設けられたＴＡＢリードを直接ボンディング
接続して成る半導体集積回路において、前記バンプの相
互間を前記ＴＡＢリードにて一体的にボンディング接続
し、前記バンプの相互間の前記ＴＡＢリードは、前記電
源供給配線又は接地配線の上に載置して構成されている
。
積回路はＬＳＩチップ表面の周縁部に形成された複数個
のバンプと、該バンプの内側に形成された電源供給配線
又は接地配線及び信号配線と、ＴＡＢテープのデバイス
ホール内に設けられたＴＡＢリードを直接ボンディング
接続して成る半導体集積回路において、前記バンプの相
互間を前記ＴＡＢリードにて一体的にボンディング接続
し、前記バンプの相互間の前記ＴＡＢリードは、前記電
源供給配線又は接地配線の上に載置して構成されている
。
【０００８】
【実施例】次に本発明について図面を参照して説明する
。
。
【０００９】図１は、本発明の第１の実施例を示す斜視
図で、また図２は第１の実施例を説明するためのＬＳＩ
チップとＴＡＢリードとをＩＬＢの為の位置合わせ状態
を示す斜視図である。図３（ａ）〜（ｃ）は、本実施例
を説明するために示した半導体集積回路の工程順の一部
断面図である。
図で、また図２は第１の実施例を説明するためのＬＳＩ
チップとＴＡＢリードとをＩＬＢの為の位置合わせ状態
を示す斜視図である。図３（ａ）〜（ｃ）は、本実施例
を説明するために示した半導体集積回路の工程順の一部
断面図である。
【００１０】ＬＳＩチップ１表面の外周部に複数個のバ
ンプ２，内部には電源供給配線又は接地配線４が形成さ
れバンプ２に接続されている。一方、ＴＡＢテープのデ
バイスホール６内にはＴＡＢリード３，３ａ及び３ａに
一体的に延長されているＴＡＢリード３ｂが形成されて
いる。
ンプ２，内部には電源供給配線又は接地配線４が形成さ
れバンプ２に接続されている。一方、ＴＡＢテープのデ
バイスホール６内にはＴＡＢリード３，３ａ及び３ａに
一体的に延長されているＴＡＢリード３ｂが形成されて
いる。
【００１１】先ず、図３（ａ）に示すようにボンディン
グツール９の凸部がバンプ２と整合する位置にＬＳＩチ
ップ１を載置する。その後、本実施例のＴＡＢテープを
各ＴＡＢリード３ａ，３ｂがＬＳＩチップのバンプ２と
それぞれ整合するように配置する。次に図３（ｂ）に示
すように、ボンディングツール９を下降させて、複数個
のＴＡＢリード３ａ，３ｂとバンプ２とを１対１に目合
わせて同時に加熱圧着する。次に図３（ｃ）に示すよう
にボンディングツール９をＬＳＩチップ１から離すこと
によりＩＬＢが終了する。
グツール９の凸部がバンプ２と整合する位置にＬＳＩチ
ップ１を載置する。その後、本実施例のＴＡＢテープを
各ＴＡＢリード３ａ，３ｂがＬＳＩチップのバンプ２と
それぞれ整合するように配置する。次に図３（ｂ）に示
すように、ボンディングツール９を下降させて、複数個
のＴＡＢリード３ａ，３ｂとバンプ２とを１対１に目合
わせて同時に加熱圧着する。次に図３（ｃ）に示すよう
にボンディングツール９をＬＳＩチップ１から離すこと
によりＩＬＢが終了する。
【００１２】本実施例において、バンプ相互間を一体的
にボンディング接続されているＴＡＢリード３ｂは、電
源供給配線又は接地配線４の上に載置される。ＴＡＢリ
ード３ｂはＣｕ 箱を周知のエッチング技術により所望
の寸法に形成した後、表面をＡｕ メッキを施こせば実
現できる（メッキはＳｎ ，バンダ等でも実現できる）
。厚さは任意の寸法に形成できるが１００〜２００μｍ
位が一般的である。このようにして図１に示したＬＳＩ
装置が構成でき、大電力，高速化を必要とするＬＳＩ装
置が実現できる。
にボンディング接続されているＴＡＢリード３ｂは、電
源供給配線又は接地配線４の上に載置される。ＴＡＢリ
ード３ｂはＣｕ 箱を周知のエッチング技術により所望
の寸法に形成した後、表面をＡｕ メッキを施こせば実
現できる（メッキはＳｎ ，バンダ等でも実現できる）
。厚さは任意の寸法に形成できるが１００〜２００μｍ
位が一般的である。このようにして図１に示したＬＳＩ
装置が構成でき、大電力，高速化を必要とするＬＳＩ装
置が実現できる。
【００１３】図４は本発明の第２の実施例を示す斜視図
である。複数の異なる電源供給を必要とする場合や電気
抵抗をより低減する場合には第１の実施例よりもさらに
有効なＬＳＩ装置が実現できる。
である。複数の異なる電源供給を必要とする場合や電気
抵抗をより低減する場合には第１の実施例よりもさらに
有効なＬＳＩ装置が実現できる。
【００１４】
【発明の効果】以上説明したように本発明は、ＬＳＩチ
ップ表面のバンプ３にボンディング接続されているＴＡ
Ｂリードはバンプの内側に延長され、前記バンプの相互
間を同一のＴＡＢリードにて一体的にボンディング接続
してＬＳＩチップ表面の電源供給配線又は接地配線の上
に搭載することにより、ＬＳＩチップ内での電源供給配
線又は接地配線の電気抵抗を大幅に改善できるので大電
力，高速化のＬＳＩ装置が実現できるという効果を有す
る。
ップ表面のバンプ３にボンディング接続されているＴＡ
Ｂリードはバンプの内側に延長され、前記バンプの相互
間を同一のＴＡＢリードにて一体的にボンディング接続
してＬＳＩチップ表面の電源供給配線又は接地配線の上
に搭載することにより、ＬＳＩチップ内での電源供給配
線又は接地配線の電気抵抗を大幅に改善できるので大電
力，高速化のＬＳＩ装置が実現できるという効果を有す
る。
【００１５】さらに信号配線の配線領域をより確保でき
チップサイズの大型化が防げるので結果的にはコストダ
ウンが計れるという効果を有する。
チップサイズの大型化が防げるので結果的にはコストダ
ウンが計れるという効果を有する。
【図１】本発明の第１の実施例を説明するための製造工
程中のＬＳＩの斜視図である。
程中のＬＳＩの斜視図である。
【図２】図１のＬＳＩチップとＴＡＢテープとをＩＬＢ
の為に位置合わせの状態を示す斜視図である。
の為に位置合わせの状態を示す斜視図である。
【図３】（ａ）〜（ｃ）はそれぞれ本実施例を説明する
ために示した半導体集積回路の工程順の一部断面図であ
る。
ために示した半導体集積回路の工程順の一部断面図であ
る。
【図４】本発明の第２の実施例を説明するための製造工
程中のＬＳＩの斜視図である。
程中のＬＳＩの斜視図である。
【図５】従来の半導体集積回路の一例の製造工程中の斜
視図である。
視図である。
１ ＬＳＩチップ
２ バンプ
３，３ａ，３ｂ ＴＡＢリード
４ 電源供給配線又は接地配線
５ 信号配線
６ デバイスホール
７ ポリイミドフィルム
８ 接着剤
９ ボンディングツール
１０ ボンディングステージ
Claims (1)
- 【請求項１】 ＬＳＩチップ表面の周縁部に形成され
た複数個のバンプと、該バンプの内側に形成された電源
供給配線又は接地配線及び信号配線と、ＴＡＢテープの
デバイスホール内に設けられたＴＡＢリードを直接ボン
ディング接続して成る半導体集積回路において、前記バ
ンプの相互間を前記ＴＡＢリードにて一体的にボンディ
ング接続し、前記バンプの相互間の前記ＴＡＢリードは
、前記電源供給配線又は接地配線の上に載置されている
ことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3001324A JPH04287936A (ja) | 1991-01-10 | 1991-01-10 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3001324A JPH04287936A (ja) | 1991-01-10 | 1991-01-10 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04287936A true JPH04287936A (ja) | 1992-10-13 |
Family
ID=11498318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3001324A Pending JPH04287936A (ja) | 1991-01-10 | 1991-01-10 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04287936A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100505837B1 (ko) * | 1997-02-27 | 2005-11-11 | 세이코 엡슨 가부시키가이샤 | 반도체장치및그것을구비한전자기기 |
| JP2008147604A (ja) * | 2006-12-12 | 2008-06-26 | Gem Services Inc | 突起状バンプまたはボールを有する、封止されたリードフレームを特徴とする半導体デバイスパッケージ |
-
1991
- 1991-01-10 JP JP3001324A patent/JPH04287936A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100505837B1 (ko) * | 1997-02-27 | 2005-11-11 | 세이코 엡슨 가부시키가이샤 | 반도체장치및그것을구비한전자기기 |
| JP2008147604A (ja) * | 2006-12-12 | 2008-06-26 | Gem Services Inc | 突起状バンプまたはボールを有する、封止されたリードフレームを特徴とする半導体デバイスパッケージ |
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