JPS601968A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS601968A JPS601968A JP58109531A JP10953183A JPS601968A JP S601968 A JPS601968 A JP S601968A JP 58109531 A JP58109531 A JP 58109531A JP 10953183 A JP10953183 A JP 10953183A JP S601968 A JPS601968 A JP S601968A
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- JP
- Japan
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- semiconductor element
- projected electrode
- conductor lead
- conductive lead
- protruding electrode
- Prior art date
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Wire Bonding (AREA)
- Collation Of Sheets And Webs (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は可撓性フィルムとそれに固着した多数の突起電
極を有する半導体素子を熱圧着によって接続するいわゆ
るギヤングボンディング方式の半導体装置に関するもの
である。
極を有する半導体素子を熱圧着によって接続するいわゆ
るギヤングボンディング方式の半導体装置に関するもの
である。
従来例の構成とその問題点
通常、半導体素子内の配線は信号ラインと電源ラインに
大別されるが、大電流を必要とする半導体素子の場合、
配線抵抗による電圧降下が問題となる。通常、半導体素
子内の配線はスパツタリングや真空蒸着で形成するため
、その配線を厚くすることは工業的に不可能であり、し
たがってその電圧降下を許容限度内に抑えるために半導
体素子で電源ラインの配線幅を広くしたり、多層配線を
採用する吉いった対策がとられているが、前者の対策は
素子面積の増大を招き、後者の対策は製造工程数が増加
するばかりでなく配線構造が複雑になり、歩留りを下げ
るという欠陥がある。
大別されるが、大電流を必要とする半導体素子の場合、
配線抵抗による電圧降下が問題となる。通常、半導体素
子内の配線はスパツタリングや真空蒸着で形成するため
、その配線を厚くすることは工業的に不可能であり、し
たがってその電圧降下を許容限度内に抑えるために半導
体素子で電源ラインの配線幅を広くしたり、多層配線を
採用する吉いった対策がとられているが、前者の対策は
素子面積の増大を招き、後者の対策は製造工程数が増加
するばかりでなく配線構造が複雑になり、歩留りを下げ
るという欠陥がある。
そこで、大電流を必要とする半導体素子において前記の
コストアップを招く対策を取ることなく、しかも電源ラ
インの電圧降下を小さくすることが可能なギヤングボン
ディング方式の半導体装置が提案されている。
コストアップを招く対策を取ることなく、しかも電源ラ
インの電圧降下を小さくすることが可能なギヤングボン
ディング方式の半導体装置が提案されている。
このようなギヤングボンディング方式の半導体装置の従
来例を第１図ａ及びｂに示す。第１図すは第１図ａの八
−Ａ′断面図である○ 半導体素子１の周辺部に設けられた突起電極２ニヘース
フイルム４から伸延したそれとでフィルムキャリアを構
成する導電リード３が接続される。
来例を第１図ａ及びｂに示す。第１図すは第１図ａの八
−Ａ′断面図である○ 半導体素子１の周辺部に設けられた突起電極２ニヘース
フイルム４から伸延したそれとでフィルムキャリアを構
成する導電リード３が接続される。
また、電源ライン用の突起電極６，６ａ及び６ｂを半導
体素子１の内部及び周辺部に設け、ベースフィルム４か
ら伸延した導電リード６及び５ ａ ｆ、５この突起電
極６，６ａ及び６ｂに接続する。この一連の接＠は第１
図すに示すボンディングツール７でもって突起電極２，
６，６ａ及び６ｂと導電リード３，５及び５ａを同時に
熱圧着することでなされる。
体素子１の内部及び周辺部に設け、ベースフィルム４か
ら伸延した導電リード６及び５ ａ ｆ、５この突起電
極６，６ａ及び６ｂに接続する。この一連の接＠は第１
図すに示すボンディングツール７でもって突起電極２，
６，６ａ及び６ｂと導電リード３，５及び５ａを同時に
熱圧着することでなされる。
尚、突起電極６ｂは半導体素子１の内部へ伸延した導電
リード５と半導体素子１の端面部分の電気的短絡（以下
エツジタッチと称す）の発生を防止する役割を・持つ。
リード５と半導体素子１の端面部分の電気的短絡（以下
エツジタッチと称す）の発生を防止する役割を・持つ。
この第１図の従来例により、電源ラインの取出しを半導
体素子１の内部及び周辺部で、かつ任意の複数の場所で
行える。また、導電リード６．５ａは通常１８μｍ 、
３６μｍの鋼箔を用いるため、コストアンプを招かずに
電圧降下を無視できる効果がある。
体素子１の内部及び周辺部で、かつ任意の複数の場所で
行える。また、導電リード６．５ａは通常１８μｍ 、
３６μｍの鋼箔を用いるため、コストアンプを招かずに
電圧降下を無視できる効果がある。
しかし、突起電極６と突起電極らｂ間に導電リード５が
、甘た突起電極６と突起電極６ａ間に導電リード６ａが
接続されることにより、半導体素子１の主材料（ａ常Ｓ
ｔ ）と導電リード５及び５ａの主材料（通常Ｃｕ）の
熱膨張係数の違いによる熱ストレスが発生し、突起電極
６，６ａ及び６ｂの剥離や、導電リード５及び５ａが剥
離または断線するといった問題がある。
、甘た突起電極６と突起電極６ａ間に導電リード６ａが
接続されることにより、半導体素子１の主材料（ａ常Ｓ
ｔ ）と導電リード５及び５ａの主材料（通常Ｃｕ）の
熱膨張係数の違いによる熱ストレスが発生し、突起電極
６，６ａ及び６ｂの剥離や、導電リード５及び５ａが剥
離または断線するといった問題がある。
発明の目的
本発明はこのような従来例の欠点を除去すべくなされた
もの′：ｃあり、コストアンプを招くことなく、各材料
の熱膨張係数の違いによる熱ストレスの問題を完全に解
決できる半導体装置を提供しようとするものである。
もの′：ｃあり、コストアンプを招くことなく、各材料
の熱膨張係数の違いによる熱ストレスの問題を完全に解
決できる半導体装置を提供しようとするものである。
発明の構成
この目的を達成するために本発明における半導体装置に
、可撓性のベースフィルムに第１．第２の導電リードを
形成したフィルムキャリアと、突起電極を周辺部及び内
部に形成した半導体素子とを具備し、前記半導体素子の
周辺部に形成した前記突起電極に前記第１の導電リード
が接続され、前記半導体素子の内部に形成した前記突起
電極に接続される前記第２の導電リードを支持するダミ
ーの突起電極が前記半導体素子の周辺部に設けられ、か
つそのダミーの突起電極と前記第２の導電リードが接続
されていない構成としたものである。
、可撓性のベースフィルムに第１．第２の導電リードを
形成したフィルムキャリアと、突起電極を周辺部及び内
部に形成した半導体素子とを具備し、前記半導体素子の
周辺部に形成した前記突起電極に前記第１の導電リード
が接続され、前記半導体素子の内部に形成した前記突起
電極に接続される前記第２の導電リードを支持するダミ
ーの突起電極が前記半導体素子の周辺部に設けられ、か
つそのダミーの突起電極と前記第２の導電リードが接続
されていない構成としたものである。
この構成によれは、第２の導電リートと半導体素子端面
との電気的短絡を前記のダミーの突起電極によっ−Ｃ防
止し、かつ第２の導電リードとダミーの突起電極が接続
されないことにより、熱ストレスによる第２の導電リー
ドの切断や、第２の導電リードに接続される突起電極の
剥離といった問題の発生を防止することができる。
との電気的短絡を前記のダミーの突起電極によっ−Ｃ防
止し、かつ第２の導電リードとダミーの突起電極が接続
されないことにより、熱ストレスによる第２の導電リー
ドの切断や、第２の導電リードに接続される突起電極の
剥離といった問題の発生を防止することができる。
実施例の説明
以下、本発明の一実施例を第２図ａ及び第２図すで説明
する。第２図すは第２図ｄのＡ −Ａ’断面図である。
する。第２図すは第２図ｄのＡ −Ａ’断面図である。
１だ、従来例と同一箇所には同一番号を付しである。
半導体素子１の周辺部に設けられた突起電極２にベース
フィルム４から伸延したそれとでフィルムキャリアを構
成する導電リード３が接続される。
フィルム４から伸延したそれとでフィルムキャリアを構
成する導電リード３が接続される。
また、電源ライン用の導電リード８はベースフィルムか
ら半導体素子１の内部へと伸延し、分岐され、半導体素
子１の内部に設けられた突起電極６及び６ａに接続する
。ここで、導電リード８の下部で、かつ半導体素子１の
周辺部の位置にダミーの突起電極６ｂを設ける。このダ
ミーの突起電極６ｂＶｉ突起電極２，６及び６ａと同じ
製造工程で形成されるバンプ端子であり、エツジタッチ
防止に有効である。
ら半導体素子１の内部へと伸延し、分岐され、半導体素
子１の内部に設けられた突起電極６及び６ａに接続する
。ここで、導電リード８の下部で、かつ半導体素子１の
周辺部の位置にダミーの突起電極６ｂを設ける。このダ
ミーの突起電極６ｂＶｉ突起電極２，６及び６ａと同じ
製造工程で形成されるバンプ端子であり、エツジタッチ
防止に有効である。
以上の突起電極２と導電リード３、突起電極６及び６ａ
と導電リード８は第３図すに示すボンディングツール１
０によって同時に熱圧着される。
と導電リード８は第３図すに示すボンディングツール１
０によって同時に熱圧着される。
しかし、導電リード８とダミーの突起電極６ｂは第３図
に示すように先期部に凹み部分１ｏを設けたボンディン
グツール９を用いることによって、熱圧着されない。
に示すように先期部に凹み部分１ｏを設けたボンディン
グツール９を用いることによって、熱圧着されない。
以上説明した本具体例の構造にすることにより、エツジ
タッチを防止できる以外に、突起電極すと突起電極６８
間は湾曲した導電リード８によって接続され、突起電極
６とダミーの突起電極６ｂ間は機械的に接続されないた
め、半導体素子１と導 ゛電す−ド８の熱膨張係数の違
いによる熱ストレスが湾曲部とダミーの突起電極６ｂで
吸収され、突起電極６ｂで吸収され、突起電極６及び６
ａの剥離、捷たは導電リード８の断線は発生しない。
タッチを防止できる以外に、突起電極すと突起電極６８
間は湾曲した導電リード８によって接続され、突起電極
６とダミーの突起電極６ｂ間は機械的に接続されないた
め、半導体素子１と導 ゛電す−ド８の熱膨張係数の違
いによる熱ストレスが湾曲部とダミーの突起電極６ｂで
吸収され、突起電極６ｂで吸収され、突起電極６及び６
ａの剥離、捷たは導電リード８の断線は発生しない。
発明の詳細
な説明した本発明の具体例を実施することにより、フィ
ルムキャリアの製造工程及び熱圧着における工数を従来
のｉｔで、消費電力が犬なる半く、配線による電圧降下
を抑えることが可能な半導体装置を提供することができ
る。そして、従来問題であったエツジタッチや、各材料
の熱膨張係数の違いによる熱ストレスの問題を完全に解
決できるという大きな利点が得られる。
ルムキャリアの製造工程及び熱圧着における工数を従来
のｉｔで、消費電力が犬なる半く、配線による電圧降下
を抑えることが可能な半導体装置を提供することができ
る。そして、従来問題であったエツジタッチや、各材料
の熱膨張係数の違いによる熱ストレスの問題を完全に解
決できるという大きな利点が得られる。
尚、実施例の説明では電源用配線について記述したが、
本発明は信号用配線についても適用できることは明らか
である。
本発明は信号用配線についても適用できることは明らか
である。
第１゛図ａは従来の半導体素子内へ導電リードを伸延し
たギヤングボンディング方式の半導体装置を示す平面図
、第１図すは第１図ａのＡ −Ａ’断面図、第２図ａは
本発明の半導体装置の一実施例を示す平面図、第２図す
は第２図ａのＡ−Ａ’断面図、第３図は本発明の半導体
装置に用いるボンディングツールの先端形状を示す図で
ある。 １・・・半導体素子、２ ・・周辺部の突起電極、３・
・・・・第１の４ｔｌＥ’Ｊ−ド、４ ・・・ベースフ
ィルム、６・６ａ・・・・内部の突起電極、６ｂ・・
ダミーの突起電極、８ ・第２の導電リード。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ！
たギヤングボンディング方式の半導体装置を示す平面図
、第１図すは第１図ａのＡ −Ａ’断面図、第２図ａは
本発明の半導体装置の一実施例を示す平面図、第２図す
は第２図ａのＡ−Ａ’断面図、第３図は本発明の半導体
装置に用いるボンディングツールの先端形状を示す図で
ある。 １・・・半導体素子、２ ・・周辺部の突起電極、３・
・・・・第１の４ｔｌＥ’Ｊ−ド、４ ・・・ベースフ
ィルム、６・６ａ・・・・内部の突起電極、６ｂ・・
ダミーの突起電極、８ ・第２の導電リード。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ！
Claims (3)
- （１）可撓性のベースフィルムに第１ 、第２の導電リ
ードを形成したフィルムキャリアと、突起電極を周辺部
及び内部に形成した半導体素子とを具備し、前記半導体
素子の周辺部に形成した前記突起電極に前記第１の導電
リードが接続され、前記半導体素子の内部に形成した前
記突起電挽に接続される前記第２の導電リードを支持す
るダミーの突起電極が前記半導体素子の周辺部に設けら
れ、かつそのダミーの突起電極と前記第２の導電リード
が接続されていないことを特徴とする半導体装置。 - （２）第２の導電リードが湾曲されて半導体素子の内部
に形成した突起電極と接続されていることを特徴とする
特許請求の範囲第（１）項記載の半導体装置０ - （３）第２の導電リードが分岐され、半導体素子の内部
に形成した複数の突起電極と接続されていることを特徴
とする特許請求の範囲第（１）項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58109531A JPS601968A (ja) | 1983-06-17 | 1983-06-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58109531A JPS601968A (ja) | 1983-06-17 | 1983-06-17 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS601968A true JPS601968A (ja) | 1985-01-08 |
| JPH0469426B2 JPH0469426B2 (ja) | 1992-11-06 |
Family
ID=14512610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58109531A Granted JPS601968A (ja) | 1983-06-17 | 1983-06-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS601968A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0645806A1 (en) * | 1993-04-08 | 1995-03-29 | Seiko Epson Corporation | Semiconductor device |
| US6608368B2 (en) | 1997-02-27 | 2003-08-19 | Seiko Epson Corporation | Semiconductor device with power source conductor pattern and grounding conductor pattern |
| US7157790B2 (en) * | 2002-07-31 | 2007-01-02 | Microchip Technology Inc. | Single die stitch bonding |
| US7326594B2 (en) | 2002-07-31 | 2008-02-05 | Microchip Technology Incorporated | Connecting a plurality of bond pads and/or inner leads with a single bond wire |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53123074A (en) * | 1977-04-01 | 1978-10-27 | Nec Corp | Semiconductor device |
-
1983
- 1983-06-17 JP JP58109531A patent/JPS601968A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53123074A (en) * | 1977-04-01 | 1978-10-27 | Nec Corp | Semiconductor device |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0645806A1 (en) * | 1993-04-08 | 1995-03-29 | Seiko Epson Corporation | Semiconductor device |
| EP0645806A4 (en) * | 1993-04-08 | 1995-10-11 | Seiko Epson Corp | SEMICONDUCTOR DEVICE. |
| US5563445A (en) * | 1993-04-08 | 1996-10-08 | Seiko Epson Corporation | Semiconductor device |
| US6608368B2 (en) | 1997-02-27 | 2003-08-19 | Seiko Epson Corporation | Semiconductor device with power source conductor pattern and grounding conductor pattern |
| US7157790B2 (en) * | 2002-07-31 | 2007-01-02 | Microchip Technology Inc. | Single die stitch bonding |
| US7326594B2 (en) | 2002-07-31 | 2008-02-05 | Microchip Technology Incorporated | Connecting a plurality of bond pads and/or inner leads with a single bond wire |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0469426B2 (ja) | 1992-11-06 |
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