JPH0469425B2 - - Google Patents
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- JPH0469425B2 JPH0469425B2 JP58109529A JP10952983A JPH0469425B2 JP H0469425 B2 JPH0469425 B2 JP H0469425B2 JP 58109529 A JP58109529 A JP 58109529A JP 10952983 A JP10952983 A JP 10952983A JP H0469425 B2 JPH0469425 B2 JP H0469425B2
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- 230000002093 peripheral effect Effects 0.000 claims description 5
- 230000008646 thermal stress Effects 0.000 description 9
- 238000000034 method Methods 0.000 description 5
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- 238000004519 manufacturing process Methods 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
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- H01L24/79—Apparatus for Tape Automated Bonding [TAB]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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-
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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-
- H—ELECTRICITY
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- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
Description
【発明の詳細な説明】
産業上の利用分野
本発明は可撓性フイルムとそれに固着した多数
の導電リードからなるフイルムキヤリアと、多数
の突起電極を有する半導体素子を熱圧着によつて
接続するいわゆるギヤングボンデイング方式の半
導体装置に関するものである。
の導電リードからなるフイルムキヤリアと、多数
の突起電極を有する半導体素子を熱圧着によつて
接続するいわゆるギヤングボンデイング方式の半
導体装置に関するものである。
従来例の構成とその問題点
通常、半導体素子内の配線は信号ラインと電源
ラインに大別されるが、大電流を必要とする半導
体素子の場合、配線抵抗による電圧降下が問題と
なる。通常、半導体素子内の配線はスパツタリン
グや真空蒸着で形成するため、その配線を厚くす
ることは工業的に不可能であり、したがつてその
電圧降下を許容限度内に抑えるために半導体素子
で電源ラインの配線幅を広くしたり、多層配線を
採用するといつた対策がとられているが、前者の
対策は素子面積の増大を招き、後者の対策は製造
工程数が増加するばかりでなく配線構造が複雑に
なり歩留りを下げるという欠陥がある。
ラインに大別されるが、大電流を必要とする半導
体素子の場合、配線抵抗による電圧降下が問題と
なる。通常、半導体素子内の配線はスパツタリン
グや真空蒸着で形成するため、その配線を厚くす
ることは工業的に不可能であり、したがつてその
電圧降下を許容限度内に抑えるために半導体素子
で電源ラインの配線幅を広くしたり、多層配線を
採用するといつた対策がとられているが、前者の
対策は素子面積の増大を招き、後者の対策は製造
工程数が増加するばかりでなく配線構造が複雑に
なり歩留りを下げるという欠陥がある。
そこで、大電流を必要とする半導体素子におい
て前記のコストアツプを招く対策を取ることな
く、しかも電源ラインの電圧降下を小さくするこ
とが可能なギヤングボンデイング方式の半導体装
置が提案されている。
て前記のコストアツプを招く対策を取ることな
く、しかも電源ラインの電圧降下を小さくするこ
とが可能なギヤングボンデイング方式の半導体装
置が提案されている。
このようなギヤングボンデイング方式の半導体
装置の従来例を第１図ａ及びｂに示す。第１図ｂ
は第１図ａのＡ−A′断面図である。
装置の従来例を第１図ａ及びｂに示す。第１図ｂ
は第１図ａのＡ−A′断面図である。
半導体素子１の周辺部に設けられた突起電極２
にベースフイルム４から伸延したそれとでフイル
ムキヤリアを構成する導電リード３が接続され
る。また、電源ライン用の突起電極６，６ａ及び
６ｂを半導体素子１の内部及び周辺部に設け、ベ
ースフイルム４から伸延した導電リード５及び５
ａをこの突起電極６，６ａ及び６ｂに接続する。
この一連の接続は第１図ｂに示すボンデイングツ
ール７でもつて突起電極２，６，６ａ及び６ｂと
で導電リード３，５及び５ａを同時に熱圧着する
ことでなされる。
にベースフイルム４から伸延したそれとでフイル
ムキヤリアを構成する導電リード３が接続され
る。また、電源ライン用の突起電極６，６ａ及び
６ｂを半導体素子１の内部及び周辺部に設け、ベ
ースフイルム４から伸延した導電リード５及び５
ａをこの突起電極６，６ａ及び６ｂに接続する。
この一連の接続は第１図ｂに示すボンデイングツ
ール７でもつて突起電極２，６，６ａ及び６ｂと
で導電リード３，５及び５ａを同時に熱圧着する
ことでなされる。
尚、突起電極６ｂは半導体素子１の内部へ伸延
した。導電リード５と半導体素子１の端面部分の
電気的短絡（以下エツジタツチと称す）の発生を
防止する役割を持つ。
した。導電リード５と半導体素子１の端面部分の
電気的短絡（以下エツジタツチと称す）の発生を
防止する役割を持つ。
この第１図の従来例により、電源ラインの取出
しを半導体素子１の内部及び周辺部で、かつ任意
の複数の場所で行える。また、導電リード５，５
ａは通常18μｍ、35μｍの銅箔を用いるため、コ
ストアツプを招かず電圧降下を無視できる効果が
ある。
しを半導体素子１の内部及び周辺部で、かつ任意
の複数の場所で行える。また、導電リード５，５
ａは通常18μｍ、35μｍの銅箔を用いるため、コ
ストアツプを招かず電圧降下を無視できる効果が
ある。
しかし、突起電極６と突起電極６ｂ間に導電リ
ード５が、また突起電極６と突起電極６ａ間に導
電リード５ａが接続されることにより、半導体素
子１の主材料（通常Si）と導電リード５及び５ａ
の主材料（通常Cu）の熱膨張係数の違いによる
熱ストレスが発生し、突起電極６，６ａ及び６ｂ
の剥離や、導電リード５及び５ａが剥離または断
線するといつた問題がある。
ード５が、また突起電極６と突起電極６ａ間に導
電リード５ａが接続されることにより、半導体素
子１の主材料（通常Si）と導電リード５及び５ａ
の主材料（通常Cu）の熱膨張係数の違いによる
熱ストレスが発生し、突起電極６，６ａ及び６ｂ
の剥離や、導電リード５及び５ａが剥離または断
線するといつた問題がある。
発明の目的
本発明はこのような従来例の欠点を除去すべく
なされたものであり、コストアツプを招くことな
く、各材料の熱膨張係数の違いによる熱ストレス
の問題を完全に解決できる半導体装置を提供しよ
うとするものである。
なされたものであり、コストアツプを招くことな
く、各材料の熱膨張係数の違いによる熱ストレス
の問題を完全に解決できる半導体装置を提供しよ
うとするものである。
発明の構成
この目的を達成するために本発明における半導
体装置は、周辺部及び内部にそれぞれ複数個の突
起電極を形成した半導体素子と、前記周辺部の突
起電極にそれぞれ接続される複数本の第１の導電
リード及び前記内部の突起電極に接続される第２
の導電リードを可撓性のベースフイルムに形成し
たフイルムキヤリアとを具備し、前記第２の導電
リードは前記半導体素子周辺の突起電極よりも内
方に伸延させ、その内方に伸延した部分に曲げ部
分を設けるとともに先端部を前記内部の突起電極
に対応するように分岐させて内部の突起電極に接
続し、かつ前記ベースフイルムの一部を前記半導
体素子周辺の突起電極より内側の位置まで張り出
し、その張り出し部を前記第２の導電リードと半
導体素子の間に配置した構成としたものである。
体装置は、周辺部及び内部にそれぞれ複数個の突
起電極を形成した半導体素子と、前記周辺部の突
起電極にそれぞれ接続される複数本の第１の導電
リード及び前記内部の突起電極に接続される第２
の導電リードを可撓性のベースフイルムに形成し
たフイルムキヤリアとを具備し、前記第２の導電
リードは前記半導体素子周辺の突起電極よりも内
方に伸延させ、その内方に伸延した部分に曲げ部
分を設けるとともに先端部を前記内部の突起電極
に対応するように分岐させて内部の突起電極に接
続し、かつ前記ベースフイルムの一部を前記半導
体素子周辺の突起電極より内側の位置まで張り出
し、その張り出し部を前記第２の導電リードと半
導体素子の間に配置した構成としたものである。
この構成によれば、半導体素子の内部に形成さ
れた突起電極に第２の導電リードが接続されてい
るだけの構成のために熱ストレスは発生せず、か
つ第２の導電リードと半導体素子端面とのエツジ
タツチは、半導体素子内へ張り出したベースフイ
ルムの張り出し部によつて完全に防止されること
となる。
れた突起電極に第２の導電リードが接続されてい
るだけの構成のために熱ストレスは発生せず、か
つ第２の導電リードと半導体素子端面とのエツジ
タツチは、半導体素子内へ張り出したベースフイ
ルムの張り出し部によつて完全に防止されること
となる。
実施例の説明
以下、本発明の一実施例を第２図ａ及びｂで説
明する。第２図ｂは第２図ａのＡ−A′断面図で
ある。また、従来例と同一箇所には同一番号を付
してある。
明する。第２図ｂは第２図ａのＡ−A′断面図で
ある。また、従来例と同一箇所には同一番号を付
してある。
半導体素子１の周辺部に設けられた複数個の突
起電極２に、ベースフイルム４から伸延しかつそ
のベースフイルムとでフイルムキヤリアを構成す
る複数本の導電リード３がそれぞれ接続される。
また、電源ライン用の導電リード８はベースフイ
ルム４から半導体素子１の突起電極２よりも内方
に伸延し、そして先端部が突起電極６，６ａに対
応するように分岐され、それぞれの先端部は半導
体素子１の内部に設けられた突起電極６及び６ａ
に接続される。ここで、ベースフイルム４の一部
には、半導体素子１の内部へ突起電極２より内側
の位置まで張り出した張り出し部４ａが設けら
れ、その張り出し部４ａが導電リード８の支持台
となつて導電リード８と半導体素子１の間に配置
されており、これによりエツジタツチ防止に効果
がある。
起電極２に、ベースフイルム４から伸延しかつそ
のベースフイルムとでフイルムキヤリアを構成す
る複数本の導電リード３がそれぞれ接続される。
また、電源ライン用の導電リード８はベースフイ
ルム４から半導体素子１の突起電極２よりも内方
に伸延し、そして先端部が突起電極６，６ａに対
応するように分岐され、それぞれの先端部は半導
体素子１の内部に設けられた突起電極６及び６ａ
に接続される。ここで、ベースフイルム４の一部
には、半導体素子１の内部へ突起電極２より内側
の位置まで張り出した張り出し部４ａが設けら
れ、その張り出し部４ａが導電リード８の支持台
となつて導電リード８と半導体素子１の間に配置
されており、これによりエツジタツチ防止に効果
がある。
以上の突起電極２と導電リード３、突起電極６
及び６ａと導電リード８は第２図ｂに示すボンデ
イングツール９によつて同時に熱圧着される。
及び６ａと導電リード８は第２図ｂに示すボンデ
イングツール９によつて同時に熱圧着される。
ここで、通常突起電極２，６及び６ａの高さは
数μｍ〜30μｍ程度であるのに対し、ベースフイ
ルム４の厚さは50μｍ〜200μｍ程度であるので、
第３図に示すように先端部に凹み部分１０を設け
たボンデイングツール９によつて熱圧着する。
数μｍ〜30μｍ程度であるのに対し、ベースフイ
ルム４の厚さは50μｍ〜200μｍ程度であるので、
第３図に示すように先端部に凹み部分１０を設け
たボンデイングツール９によつて熱圧着する。
以上で説明した実施例の構造にすることによ
り、エツジタツチを防止できる以外に、突起電極
６及び６ａに導電リード８が接続されているだけ
のため、半導体素子１と導電リード８の熱膨張係
数の違いによる熱ストレスが発生せず、突起電極
６及び６ａの剥離、または導電リード８の断線は
発生しない。ここで、前述のように導電リード８
はベースフイルム４の張り出し部４ａで固定され
ないので、半導体素子１と導電リード８の熱膨張
係数の違いによる熱ストレスは問題ないが、導電
リード８は導電リード３に比べ長いため、ベース
フイルム４と導電リード８の熱膨張係数の違いに
よる熱ストレスを受けやすく、問題発生の恐れが
ある。この問題は第２図ｂのＢ部分に示すように
ボンデイングツール１０によつて導電リード８が
曲げられ、この曲部でベースフイルム４と導電リ
ード８の熱膨張係数の違いによる熱ストレスを吸
収することにより解決できる。また、前記曲部は
前述の半導体素子１と導電リード８の熱膨張係数
の違いによる熱ストレスも吸収できる効果があ
る。
り、エツジタツチを防止できる以外に、突起電極
６及び６ａに導電リード８が接続されているだけ
のため、半導体素子１と導電リード８の熱膨張係
数の違いによる熱ストレスが発生せず、突起電極
６及び６ａの剥離、または導電リード８の断線は
発生しない。ここで、前述のように導電リード８
はベースフイルム４の張り出し部４ａで固定され
ないので、半導体素子１と導電リード８の熱膨張
係数の違いによる熱ストレスは問題ないが、導電
リード８は導電リード３に比べ長いため、ベース
フイルム４と導電リード８の熱膨張係数の違いに
よる熱ストレスを受けやすく、問題発生の恐れが
ある。この問題は第２図ｂのＢ部分に示すように
ボンデイングツール１０によつて導電リード８が
曲げられ、この曲部でベースフイルム４と導電リ
ード８の熱膨張係数の違いによる熱ストレスを吸
収することにより解決できる。また、前記曲部は
前述の半導体素子１と導電リード８の熱膨張係数
の違いによる熱ストレスも吸収できる効果があ
る。
また、前記実施例においてベースフイルム４の
張り出し部４ａの下部に突起電極２と同じ製造工
程で形成される突起電極を付加したものも本発明
の範囲に含まれることはもちろんである。
張り出し部４ａの下部に突起電極２と同じ製造工
程で形成される突起電極を付加したものも本発明
の範囲に含まれることはもちろんである。
以上のように本実施例の構成によれば、半導体
素子の内部に形成された突起電極に第２の導電リ
ードが接続されているだけであり、また第２の導
電リードを曲げるとともにその先端部を分岐させ
ているため、熱ストレスは発生せず、突起電極の
剥離や導電リードの剥離または断線を防止できる
という効果が得られる。
素子の内部に形成された突起電極に第２の導電リ
ードが接続されているだけであり、また第２の導
電リードを曲げるとともにその先端部を分岐させ
ているため、熱ストレスは発生せず、突起電極の
剥離や導電リードの剥離または断線を防止できる
という効果が得られる。
また、第２の導電リードと半導体素子の間にベ
ースフイルムの張り出し部を設けることにより導
電リードと半導体素子端面とのエツジタツチが完
全に防止できるという効果も得られることにな
る。
ースフイルムの張り出し部を設けることにより導
電リードと半導体素子端面とのエツジタツチが完
全に防止できるという効果も得られることにな
る。
発明の効果
以上説明した本発明の具体例を実施することに
より、フイルムキヤリアの製造工程及び熱圧着に
おける工数を従来のままで、消費電力が大なる半
導体装置でも半導体素子の面積を大とすることな
く、配線による電圧降下を抑えることが可能な半
導体装置を提供することができる。そして、従来
問題であつたエツジタツチや、各材料の膨張係数
の違いによる熱ストレスの問題を一挙に解決でき
ることが本発明の大きな利点である。
より、フイルムキヤリアの製造工程及び熱圧着に
おける工数を従来のままで、消費電力が大なる半
導体装置でも半導体素子の面積を大とすることな
く、配線による電圧降下を抑えることが可能な半
導体装置を提供することができる。そして、従来
問題であつたエツジタツチや、各材料の膨張係数
の違いによる熱ストレスの問題を一挙に解決でき
ることが本発明の大きな利点である。
尚、実施例の説明では電源用配線について記述
したが、本発明は信号用配線についても適用でき
ることは明らかである。
したが、本発明は信号用配線についても適用でき
ることは明らかである。
第１図ａは従来の半導体素子内へ導電リードを
伸延したギヤングボンデイング方式の半導体装置
を示す平面図、第１図ｂは第１図ａのＡ−A′断
面図、第２図ａは本発明の半導体装置の一実施例
を示す平面図、第２図ｂは第２図ａのＡ−A′断
面図、第３図は本発明の半導体装置に用いるボン
デイングツールの先端形状を示す図である。 １……半導体素子、２……周辺部の突起電極、
３……第１の導電リード、４……ベースフイル
ム、４ａ……張り出し部、６，６ａ……内部の突
起電極、８……第２の導電リード。
伸延したギヤングボンデイング方式の半導体装置
を示す平面図、第１図ｂは第１図ａのＡ−A′断
面図、第２図ａは本発明の半導体装置の一実施例
を示す平面図、第２図ｂは第２図ａのＡ−A′断
面図、第３図は本発明の半導体装置に用いるボン
デイングツールの先端形状を示す図である。 １……半導体素子、２……周辺部の突起電極、
３……第１の導電リード、４……ベースフイル
ム、４ａ……張り出し部、６，６ａ……内部の突
起電極、８……第２の導電リード。
Claims (1)
- １ 周辺部及び内部にそれぞれ複数個の突起電極
を形成した半導体素子と、前記周辺部の突起電極
にそれぞれ接続される複数本の第１の導電リード
及び前記内部の突起電極に接続される第２の導電
リードを可撓性のベースフイルムに形成したフイ
ルムキヤリアとを具備し、前記第２の導電リード
は前記半導体素子周辺の突起電極よりも内方に伸
延させ、その内方に伸延した部分に曲げ部分を設
けるとともに、先端部を前記内部の突起電極に対
応するように分岐させて内部の突起電極に接続
し、かつ前記ベースフイルムの一部を前記半導体
素子周辺の突起電極より内側の位置まで張り出
し、その張り出し部を前記第２の導電リードと半
導体素子の間に配置した半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58109529A JPS601838A (ja) | 1983-06-17 | 1983-06-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58109529A JPS601838A (ja) | 1983-06-17 | 1983-06-17 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS601838A JPS601838A (ja) | 1985-01-08 |
| JPH0469425B2 true JPH0469425B2 (ja) | 1992-11-06 |
Family
ID=14512563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58109529A Granted JPS601838A (ja) | 1983-06-17 | 1983-06-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS601838A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61195056U (ja) * | 1985-05-25 | 1986-12-04 | ||
| US4684975A (en) * | 1985-12-16 | 1987-08-04 | National Semiconductor Corporation | Molded semiconductor package having improved heat dissipation |
| JPS6435925A (en) * | 1987-07-30 | 1989-02-07 | Mitsubishi Electric Corp | Integrated circuit element |
| US4985747A (en) * | 1988-06-09 | 1991-01-15 | Oki Electric Industry Co., Ltd. | Terminal structure and process of fabricating the same |
| JPH02161738A (ja) * | 1988-12-15 | 1990-06-21 | Hitachi Cable Ltd | Ｔａｂ用テープキャリア |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5512791A (en) * | 1978-07-14 | 1980-01-29 | Nec Corp | Semiconductor device |
-
1983
- 1983-06-17 JP JP58109529A patent/JPS601838A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5512791A (en) * | 1978-07-14 | 1980-01-29 | Nec Corp | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS601838A (ja) | 1985-01-08 |
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