JPH06204387A - 母線を折り曲げたリードフレームとその製作法 - Google Patents
母線を折り曲げたリードフレームとその製作法Info
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- JPH06204387A JPH06204387A JP5222590A JP22259093A JPH06204387A JP H06204387 A JPH06204387 A JP H06204387A JP 5222590 A JP5222590 A JP 5222590A JP 22259093 A JP22259093 A JP 22259093A JP H06204387 A JPH06204387 A JP H06204387A
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Abstract
(57)【要約】
【目的】 半導体のリードフレームの母線とリードフィ
ンガとが短絡しないように、接続するリード線をできる
だけ短くし、かつ全体の厚さを増やさない方法を開示す
る。 【構成】 リードフレーム（１０）は、リードフレーム
（１０）上の２本のリードフィンガ（１１）の間に延び
る母線（１３）を備える。母線（１３）とリードフィン
ガ（１１）はエッチングにより厚さを減らし、母線（１
３）はリードフィンガ （１１）の下に折り曲げて、
絶縁材料片（２０）によって絶縁する。母線（１３）に
接着材料を取りつけて母線（１３）とリードフレーム
（１０）を半導体チップの表面に固着する。
ンガとが短絡しないように、接続するリード線をできる
だけ短くし、かつ全体の厚さを増やさない方法を開示す
る。 【構成】 リードフレーム（１０）は、リードフレーム
（１０）上の２本のリードフィンガ（１１）の間に延び
る母線（１３）を備える。母線（１３）とリードフィン
ガ（１１）はエッチングにより厚さを減らし、母線（１
３）はリードフィンガ （１１）の下に折り曲げて、
絶縁材料片（２０）によって絶縁する。母線（１３）に
接着材料を取りつけて母線（１３）とリードフレーム
（１０）を半導体チップの表面に固着する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置のリード
フレーム、より詳細にはリードフレーム上の母線に関す
る。この母線は折り曲げてあり、半導体装置の接触領域
に取りつけたリードフレーム上のリードフィンガの下に
設ける。
フレーム、より詳細にはリードフレーム上の母線に関す
る。この母線は折り曲げてあり、半導体装置の接触領域
に取りつけたリードフレーム上のリードフィンガの下に
設ける。
【０００２】
【従来の技術】多くの半導体装置は、母線を用いて半導
体装置上の複数の接触領域に操作電圧を配電し、また各
接触領域への接地母線とする。通常、母線はリードフィ
ンガ・チップと同じ場所すなわち位置に設ける。
体装置上の複数の接触領域に操作電圧を配電し、また各
接触領域への接地母線とする。通常、母線はリードフィ
ンガ・チップと同じ場所すなわち位置に設ける。
【０００３】また母線を半導体装置の長さ方向に延ばす
ときは、リードフィンガと半導体装置の接触領域の間の
リード線は、母線上に延ばしてリードフィンガと接触領
域の間を接続しなければならない。
ときは、リードフィンガと半導体装置の接触領域の間の
リード線は、母線上に延ばしてリードフィンガと接触領
域の間を接続しなければならない。
【０００４】
【発明が解決しようとする課題】リード線を母線上に延
ばすと、母線とリード線の間が短絡する可能性がある。
またリード線を母線上に延ばすとリード線が長くなるの
で、リード線は母線に垂れ下がったり短絡したりしやす
い。
ばすと、母線とリード線の間が短絡する可能性がある。
またリード線を母線上に延ばすとリード線が長くなるの
で、リード線は母線に垂れ下がったり短絡したりしやす
い。
【０００５】
【課題を解決するための手段】この発明は、母線をリー
ドフレームの一部として形成し、また例えばリードフレ
ームの外側の２本のリードフィンガに渡るようにする、
リードフレームである。他のリードフィンガの下の母線
を折り曲げて絶縁することによって、母線と母線上に延
びるリードフィンガとは電気的に接続しない。
ドフレームの一部として形成し、また例えばリードフレ
ームの外側の２本のリードフィンガに渡るようにする、
リードフレームである。他のリードフィンガの下の母線
を折り曲げて絶縁することによって、母線と母線上に延
びるリードフィンガとは電気的に接続しない。
【０００６】リードフィンガと母線はエッチングして厚
さを減らすので、リードフィンガ、母線、母線とリード
フィンガとの間の絶縁物をすべて加えた厚さは、エッチ
ングを行う前の元のリードフィンガと母線の厚さにほぼ
等しい。
さを減らすので、リードフィンガ、母線、母線とリード
フィンガとの間の絶縁物をすべて加えた厚さは、エッチ
ングを行う前の元のリードフィンガと母線の厚さにほぼ
等しい。
【０００７】接着剤の片を母線の下に取りつけて、リー
ドフレームを半導体装置の表面に接着する。母線を下に
曲げて絶縁しているので、各種のリードフィンガから半
導体装置上の接触領域への接続は、母線上に線を延ばさ
ずに行うことができる。
ドフレームを半導体装置の表面に接着する。母線を下に
曲げて絶縁しているので、各種のリードフィンガから半
導体装置上の接触領域への接続は、母線上に線を延ばさ
ずに行うことができる。
【０００８】この発明の技術的特長および目的は、添付
の図面を参照してこの発明の望ましい実施態様について
の以下の説明を読めば明かであり、新規な特長は特許請
求の範囲に規定する。
の図面を参照してこの発明の望ましい実施態様について
の以下の説明を読めば明かであり、新規な特長は特許請
求の範囲に規定する。
【０００９】
【実施例】図１は、複数のリードフィンガ１２を備える
リードフレーム１０である。リードフィンガ１２の配列
の両端の２本のリードフィンガ１１は、母線１３によっ
て相互に接続する。長方形１４で囲んだリードフィンガ
１１と１２の部分と母線１３はエッチングして、リード
フィンガ１１と１２と母線１３の厚さを減らす。
リードフレーム１０である。リードフィンガ１２の配列
の両端の２本のリードフィンガ１１は、母線１３によっ
て相互に接続する。長方形１４で囲んだリードフィンガ
１１と１２の部分と母線１３はエッチングして、リード
フィンガ１１と１２と母線１３の厚さを減らす。
【００１０】リードフィンガと母線のエッチング方法は
以下に説明するようにいくつかあり、リードフィンガと
母線の厚さを減らすことができる。母線１３は、その後
の段階でリード線１１と１２の下に折り曲げる。
以下に説明するようにいくつかあり、リードフィンガと
母線の厚さを減らすことができる。母線１３は、その後
の段階でリード線１１と１２の下に折り曲げる。
【００１１】図２は、母線１３をリードフィンガ１１と
１２の下に折り曲げた後のリードフレーム１０を示す。
母線１３を折り曲げる前に絶縁材料片を設け、母線がリ
ードフィンガ１２と短絡しないようにする。
１２の下に折り曲げた後のリードフレーム１０を示す。
母線１３を折り曲げる前に絶縁材料片を設け、母線がリ
ードフィンガ１２と短絡しないようにする。
【００１２】図３に、リードフィンガ１１と１２と母線
１３をエッチングする１つの方法を示す。図３には、リ
ードフィンガ１１と母線だけを示す。リードフィンガ１
２の末端も、同じ方法でエッチングして厚さを減らして
よい。例えばリードフィンガの元の厚さを７５μｍ（３
ｍｉｌ）とする。まずリードフィンガをエッチングして
１１ａの一部を段１８で示すように薄くする。
１３をエッチングする１つの方法を示す。図３には、リ
ードフィンガ１１と母線だけを示す。リードフィンガ１
２の末端も、同じ方法でエッチングして厚さを減らして
よい。例えばリードフィンガの元の厚さを７５μｍ（３
ｍｉｌ）とする。まずリードフィンガをエッチングして
１１ａの一部を段１８で示すように薄くする。
【００１３】段１７のところで第２のエッチングを行っ
て、エッチングした部分１１ｃの厚さを２５μｍ（１ｍ
ｉｌ）にする。母線１３もエッチングして厚さを２５μ
ｍ（１ｍｉｌ）にする。リードフィンガと母線の厚さを
減らした後で、母線１３をリードフィンガ１１と１２の
下で折り曲げる。
て、エッチングした部分１１ｃの厚さを２５μｍ（１ｍ
ｉｌ）にする。母線１３もエッチングして厚さを２５μ
ｍ（１ｍｉｌ）にする。リードフィンガと母線の厚さを
減らした後で、母線１３をリードフィンガ１１と１２の
下で折り曲げる。
【００１４】厚さ約２５μｍ（１ｍｉｌ）の絶縁材料片
２０を母線１３とリードフィンガ１１、１２の間に設け
る。折り曲げた母線の下にテープまたは接着剤２１の片
を設けて、母線を半導体チップ９の表面に固着する。
２０を母線１３とリードフィンガ１１、１２の間に設け
る。折り曲げた母線の下にテープまたは接着剤２１の片
を設けて、母線を半導体チップ９の表面に固着する。
【００１５】リードフィンガ１１ｃと絶縁材料片２０と
母線１３を加えた全厚さは約７５μｍ（３ｍｉｌ）で、
これはリードフィンガ１１と１２と母線１３の元の厚さ
である。従って下に折り曲げた母線とリードフィンガと
絶縁材料片によって、半導体チップとリードフレームと
パッケージの全厚さが増えることはない。
母線１３を加えた全厚さは約７５μｍ（３ｍｉｌ）で、
これはリードフィンガ１１と１２と母線１３の元の厚さ
である。従って下に折り曲げた母線とリードフィンガと
絶縁材料片によって、半導体チップとリードフレームと
パッケージの全厚さが増えることはない。
【００１６】図４に、リードフィンガと母線をエッチン
グする第２の方法を示す。図示のようにリードフィンガ
１１を上からエッチングして、段１１ｄで厚さを減ら
す。リードフィンガ１１はまた、下側から第１段２３と
第２段２２の２段でエッチングする。
グする第２の方法を示す。図示のようにリードフィンガ
１１を上からエッチングして、段１１ｄで厚さを減ら
す。リードフィンガ１１はまた、下側から第１段２３と
第２段２２の２段でエッチングする。
【００１７】リードフィンガ１１と１２の元の厚さは約
７５μｍ（３ｍｉｌ）である。エッチングした後のリー
ドフィンガ１１ｅの厚さは約２５μｍ（１ｍｉｌ）であ
る。リードフィンガ１１ｅを母線１３との接続点で折り
曲げて、母線がリードフィンガ１１と１２の末端の下に
折り曲がるようにする。
７５μｍ（３ｍｉｌ）である。エッチングした後のリー
ドフィンガ１１ｅの厚さは約２５μｍ（１ｍｉｌ）であ
る。リードフィンガ１１ｅを母線１３との接続点で折り
曲げて、母線がリードフィンガ１１と１２の末端の下に
折り曲がるようにする。
【００１８】絶縁材料片２０を、母線１３とリードフィ
ンガ１１、１２の末端との間に設ける。折り曲げた母線
１３の下にテープまたは接着剤片２１を設けて、母線と
リードフィンガの組立体を半導体チップの表面に固着す
る。
ンガ１１、１２の末端との間に設ける。折り曲げた母線
１３の下にテープまたは接着剤片２１を設けて、母線と
リードフィンガの組立体を半導体チップの表面に固着す
る。
【００１９】図５ａは、この発明のリードフレーム構造
体を半導体チップに固着したところを示す。各リードフ
ィンガ１１と１２は絶縁材料片２１を介して半導体装置
に固定し、リードフィンガと母線１３は絶縁する。母線
１３はテープまたは接着剤２１によって半導体チップ３
０の表面３１に固着する。
体を半導体チップに固着したところを示す。各リードフ
ィンガ１１と１２は絶縁材料片２１を介して半導体装置
に固定し、リードフィンガと母線１３は絶縁する。母線
１３はテープまたは接着剤２１によって半導体チップ３
０の表面３１に固着する。
【００２０】各リードフィンガ１２を、半導体チップ３
０上の結合パッド２６に結合線２５で接続する。母線１
３は、各結合パッド２６に結合線２８で接続する。図に
示すように、この発明の構造により、各リードフィンガ
は母線と交差せずに接続することができ、また半導体チ
ップ上の他の接続を邪魔することなく、母線を半導体チ
ップの長さ方向の半導体の所望の接触パッドに接続する
ことができる。
０上の結合パッド２６に結合線２５で接続する。母線１
３は、各結合パッド２６に結合線２８で接続する。図に
示すように、この発明の構造により、各リードフィンガ
は母線と交差せずに接続することができ、また半導体チ
ップ上の他の接続を邪魔することなく、母線を半導体チ
ップの長さ方向の半導体の所望の接触パッドに接続する
ことができる。
【００２１】図５ａの形では、リードフィンガは元の厚
さの半分にエッチングする。またリードフィンガの両端
にあるリードフィンガ１１は母線１３とは分離している
ので、リードフィンガ１１と母線１３とは電気的に接続
しない。
さの半分にエッチングする。またリードフィンガの両端
にあるリードフィンガ１１は母線１３とは分離している
ので、リードフィンガ１１と母線１３とは電気的に接続
しない。
【００２２】図６は、リードフィンガ１１と１２と母線
１３との間の絶縁テープの形を示す。絶縁テープ２０
は、リードフィンガと母線１３との間に延びるフィンガ
２０ａを備える。
１３との間の絶縁テープの形を示す。絶縁テープ２０
は、リードフィンガと母線１３との間に延びるフィンガ
２０ａを備える。
【００２３】図５ｂは、リードフィンガ１１の端部を拡
大した図である。図３および図４で示したように、この
実施態様ではリードフィンガ１１を４０のところで折り
曲げて母線１３に接続する。
大した図である。図３および図４で示したように、この
実施態様ではリードフィンガ１１を４０のところで折り
曲げて母線１３に接続する。
【００２４】図５ａの実施態様では、両端の２本のリー
ドフィンガ１１と母線１３の間の接続は図２に示すよう
に切ってあるので、任意のリードフィンガを母線１３に
接続することができる。例えば図５ａに示す結合線２８
のような結合線を用いて、電源母線または接地母線を作
ることができる。
ドフィンガ１１と母線１３の間の接続は図２に示すよう
に切ってあるので、任意のリードフィンガを母線１３に
接続することができる。例えば図５ａに示す結合線２８
のような結合線を用いて、電源母線または接地母線を作
ることができる。
【００２５】以上の説明に関して更に以下の項を開示す
る。 （１） 半導体装置に固着するリードフレームであっ
て、前記リードフレーム上の複数のリードフィンガと、
絶縁材料の片と、少なくとも２本のリードフィンガに接
続し、前記リードフィンガの下に設けて前記絶縁材料で
絶縁する母線と、を備えるリードフレーム。
る。 （１） 半導体装置に固着するリードフレームであっ
て、前記リードフレーム上の複数のリードフィンガと、
絶縁材料の片と、少なくとも２本のリードフィンガに接
続し、前記リードフィンガの下に設けて前記絶縁材料で
絶縁する母線と、を備えるリードフレーム。
【００２６】（２） 前記リードフィンガと母線の厚さ
はリードフレームの厚さより薄い、第１項記載のリード
フレーム。 （３） 前記母線とリードフレームを半導体装置の表面
に固定するための接着材料を前記母線に固着する、第１
項記載のリードフレーム。 （４） 前記母線の下に接着材料片を含み、前記母線と
絶縁材料とリードフィンガとを組み合わせた厚さは前記
リードフレーム材料の厚さを超えない、第１項記載のリ
ードフレーム。
はリードフレームの厚さより薄い、第１項記載のリード
フレーム。 （３） 前記母線とリードフレームを半導体装置の表面
に固定するための接着材料を前記母線に固着する、第１
項記載のリードフレーム。 （４） 前記母線の下に接着材料片を含み、前記母線と
絶縁材料とリードフィンガとを組み合わせた厚さは前記
リードフレーム材料の厚さを超えない、第１項記載のリ
ードフレーム。
【００２７】（５） 前記リードフレームの厚さは少な
くとも７５μｍ（３ｍｉｌ）であり、前記リードフィン
ガと母線の厚さは少なくとも２５μｍ（１ｍｉｌ）であ
る、第１項記載のリードフレーム。 （６） 半導体装置に固着するリードフレームであっ
て、前記リードフレーム上の複数のリードフィンガと、
絶縁材料片と、少なくとも２本のリードフィンガに接続
し、前記少なくとも２本のリードフィンガとの接続点で
折り曲げ、前記リードフィンガの下に設けて前記絶縁材
料で絶縁する母線と、を備えるリードフレーム。
くとも７５μｍ（３ｍｉｌ）であり、前記リードフィン
ガと母線の厚さは少なくとも２５μｍ（１ｍｉｌ）であ
る、第１項記載のリードフレーム。 （６） 半導体装置に固着するリードフレームであっ
て、前記リードフレーム上の複数のリードフィンガと、
絶縁材料片と、少なくとも２本のリードフィンガに接続
し、前記少なくとも２本のリードフィンガとの接続点で
折り曲げ、前記リードフィンガの下に設けて前記絶縁材
料で絶縁する母線と、を備えるリードフレーム。
【００２８】（７） 前記リードフィンガと母線の厚さ
はリードフレームの厚さより薄い、第６項記載のリード
フレーム。 （８） 前記母線とリードフレームを半導体装置の表面
に固定するための接着材料を前記母線に固着する、第６
項記載のリードフレーム。 （９） 前記リードフレームの厚さは少なくとも７５μ
ｍ（３ｍｉｌ）であり、前記リードフィンガと母線の厚
さは少なくとも２５μｍ（１ｍｉｌ）である、第６項記
載のリードフレーム。
はリードフレームの厚さより薄い、第６項記載のリード
フレーム。 （８） 前記母線とリードフレームを半導体装置の表面
に固定するための接着材料を前記母線に固着する、第６
項記載のリードフレーム。 （９） 前記リードフレームの厚さは少なくとも７５μ
ｍ（３ｍｉｌ）であり、前記リードフィンガと母線の厚
さは少なくとも２５μｍ（１ｍｉｌ）である、第６項記
載のリードフレーム。
【００２９】（１０） 複数のリードフィンガと少なく
とも２本の前記リードフィンガに接続する母線とを備え
るリードフレームを製作する方法であって、前記母線と
前記リードフィンガの一部をエッチングし、前記母線上
に絶縁材料片を設け、前記少なくとも２本のリードフィ
ンガと接合する点で前記母線を折り曲げ、前記折り曲げ
た母線を前記複数のリードフィンガの下に設け、前記母
線と前記複数のリードフィンガの間に絶縁材料片を設け
る、段階を含む方法。
とも２本の前記リードフィンガに接続する母線とを備え
るリードフレームを製作する方法であって、前記母線と
前記リードフィンガの一部をエッチングし、前記母線上
に絶縁材料片を設け、前記少なくとも２本のリードフィ
ンガと接合する点で前記母線を折り曲げ、前記折り曲げ
た母線を前記複数のリードフィンガの下に設け、前記母
線と前記複数のリードフィンガの間に絶縁材料片を設け
る、段階を含む方法。
【００３０】（１１） 前記母線を半導体装置の表面に
固着するための接着材料を前記母線に取りつける段階を
含む、第１０項記載の方法。 （１２） 前記母線と前記複数のリードフィンガの一部
をエッチングする段階は、前記母線とリードフィンガの
厚さを元の厚さの１／３から１／２にエッチングする、
第１０項記載の方法。 （１３） 少なくとも２本の前記リードフィンガを前記
母線から分離し、少なくとも１本のリードフィンガと前
記母線との間に電気的接続を行う段階を含む、第１０項
記載の方法。
固着するための接着材料を前記母線に取りつける段階を
含む、第１０項記載の方法。 （１２） 前記母線と前記複数のリードフィンガの一部
をエッチングする段階は、前記母線とリードフィンガの
厚さを元の厚さの１／３から１／２にエッチングする、
第１０項記載の方法。 （１３） 少なくとも２本の前記リードフィンガを前記
母線から分離し、少なくとも１本のリードフィンガと前
記母線との間に電気的接続を行う段階を含む、第１０項
記載の方法。
【００３１】（１４） 半導体チップとリードフレーム
を含む半導体装置であって、複数のリードフィンガを備
えるリードフレームと、絶縁材料片と、前記リードフィ
ンガの下に設け、前記絶縁材料片によって電気的に絶縁
されている母線と、前記母線上に設け、前記リードフレ
ームを前記半導体チップに固着する接着材料と、を備え
る半導体装置。
を含む半導体装置であって、複数のリードフィンガを備
えるリードフレームと、絶縁材料片と、前記リードフィ
ンガの下に設け、前記絶縁材料片によって電気的に絶縁
されている母線と、前記母線上に設け、前記リードフレ
ームを前記半導体チップに固着する接着材料と、を備え
る半導体装置。
【００３２】（１５） 前記母線は少なくとも２本のリ
ードフィンガに接合し、前記母線は前記少なくとも２本
のリードフィンガとの接合点で折り曲げて前記リードフ
ィンガの下に設け、前記絶縁材料で絶縁する、第１４項
記載の半導体装置。
ードフィンガに接合し、前記母線は前記少なくとも２本
のリードフィンガとの接合点で折り曲げて前記リードフ
ィンガの下に設け、前記絶縁材料で絶縁する、第１４項
記載の半導体装置。
【００３３】（１６） リードフレーム（１０）は、リ
ードフレーム（１０）上の２本のリードフィンガ（１
１）の間に延びる母線（１３）を備える。母線（１３）
とリードフィンガ（１１）はエッチングにより厚さを減
らし、母線（１３）はリードフィンガ（１１）の下に折
り曲げて、絶縁材料片（２０）によって絶縁する。母線
（１３）に接着材料を取りつけて母線（１３）とリード
フレーム（１０）を半導体チップの表面に固着する。
ードフレーム（１０）上の２本のリードフィンガ（１
１）の間に延びる母線（１３）を備える。母線（１３）
とリードフィンガ（１１）はエッチングにより厚さを減
らし、母線（１３）はリードフィンガ（１１）の下に折
り曲げて、絶縁材料片（２０）によって絶縁する。母線
（１３）に接着材料を取りつけて母線（１３）とリード
フレーム（１０）を半導体チップの表面に固着する。
【図１】エッチングしたリードフレームと、特にエッチ
ングした領域を示す図。
ングした領域を示す図。
【図２】折り曲げた母線を示す図。
【図３】リードフィンガと母線をエッチングする方法を
示す図。
示す図。
【図４】リードフィンガと母線をエッチングする別の方
法を示す図。
法を示す図。
【図５】ａはリードフィンガと母線を半導体の接点へ接
続する結合線を示す図。ｂは両端の２本のリードフィン
ガと母線とを折り曲げて接続した拡大図。
続する結合線を示す図。ｂは両端の２本のリードフィン
ガと母線とを折り曲げて接続した拡大図。
【図６】折り曲げた母線とリードフィンガとの間に設け
る絶縁テープのパターンを示す図。
る絶縁テープのパターンを示す図。
９ 半導体チップ １０ リードフレーム １１ 両端のリードフィンガ １２ 一般のリードフィンガ １３ 母線 １４ 囲み １７，１８ 段 ２０ 絶縁材料片 ２１ 接着剤 ２２，２３ 段 ２５，２８ 結合線 ２６ 結合パッド ３０ 半導体チップ ３１ 半導体チップの表面 ４０ 折り曲げ部
Claims (2)
- 【請求項１】 半導体装置に固着するリードフレームで
あって、 前記リードフレーム上の複数のリードフィンガと、 絶縁材料片と、 少なくとも２本のリードフィンガに接続し、前記リード
フィンガの下に設けて前記絶縁材料で絶縁する母線と、 を備えるリードフレーム。 - 【請求項２】 複数のリードフィンガと少なくとも２本
の前記リードフィンガに接続する母線とを備えるリード
フレームを製作する方法であって、 前記母線と前記リードフィンガの一部をエッチングし、 前記母線上に絶縁材料片を設け、 前記少なくとも２本のリードフィンガと接合する点で前
記母線を折り曲げ、前記折り曲げた母線を前記複数のリ
ードフィンガの下に設け、前記母線と前記複数のリード
フィンガの間に絶縁材料片を設ける、 段階を含む方法。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100539580B1 (ko) * | 2000-10-16 | 2005-12-29 | 앰코 테크놀로지 코리아 주식회사 | 반도체 패키지의 구조 |
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|---|---|---|---|---|
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| US5939775A (en) * | 1996-11-05 | 1999-08-17 | Gcb Technologies, Llc | Leadframe structure and process for packaging intergrated circuits |
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| US5914529A (en) * | 1998-02-20 | 1999-06-22 | Micron Technology, Inc. | Bus bar structure on lead frame of semiconductor device package |
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| US6524886B2 (en) * | 2001-05-24 | 2003-02-25 | Advanced Semiconductor Engineering Inc. | Method of making leadless semiconductor package |
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|---|---|---|---|---|
| US4862245A (en) * | 1985-04-18 | 1989-08-29 | International Business Machines Corporation | Package semiconductor chip |
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| US4965654A (en) * | 1989-10-30 | 1990-10-23 | International Business Machines Corporation | Semiconductor package with ground plane |
| US5200364A (en) * | 1990-01-26 | 1993-04-06 | Texas Instruments Incorporated | Packaged integrated circuit with encapsulated electronic devices |
| JP2744685B2 (ja) * | 1990-08-08 | 1998-04-28 | 三菱電機株式会社 | 半導体装置 |
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1993
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1994
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100539580B1 (ko) * | 2000-10-16 | 2005-12-29 | 앰코 테크놀로지 코리아 주식회사 | 반도체 패키지의 구조 |
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