JPH04127464A - マスタースライス方式集積回路装置用電源キャパシタセル - Google Patents

マスタースライス方式集積回路装置用電源キャパシタセル

Info

Publication number
JPH04127464A
JPH04127464A JP2248410A JP24841090A JPH04127464A JP H04127464 A JPH04127464 A JP H04127464A JP 2248410 A JP2248410 A JP 2248410A JP 24841090 A JP24841090 A JP 24841090A JP H04127464 A JPH04127464 A JP H04127464A
Authority
JP
Japan
Prior art keywords
integrated circuit
circuit device
power supply
master slice
capacitor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2248410A
Other languages
English (en)
Inventor
Hiroyuki Yano
博之 矢野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2248410A priority Critical patent/JPH04127464A/ja
Publication of JPH04127464A publication Critical patent/JPH04127464A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 おける電気的雑音の低減化に関する。
〔従来の技術〕
従来のマスタースライス方式集積回路装置は、電源間の
電気的雑音を低減する為に、マスタースライス方式集積
回路装置の外部電源間に、キャパシタを接続していた。
〔発明が解決しようとする課題〕
しかし、前述の従来技術ではキャパシタを、マスタース
ライス方式集積回路装置の外部に接続しているために、
材料費の増加、組み立て費の増加回路基板の大型化、と
いう問題点を有する。
そこで本発明は、このような問題点を解決するもので、
その目的とするところはマスタースライス方式集積回路
装置の面積を増加させることな（電源雑音の低減化を可
能としたマスタースライス方式集積回路装置を提供する
ものである。
本発明のマスタースライス方式集積回路装置用電源キャ
パシタセルは、 α）　マスタースライス方式集積回路装置の入出力セル
領域内において、 ｂ）　キャパシタを、構成するセルを有し、Ｃ）　前記
キャパシタは電源間に接続されており、 ｃＬ）　　かつ、前記セルは、入出力セル配置領域内の
任意の位置に、配置可能になっていることを特徴とする
。
〔実施例〕
第１図は、本発明の一実施例におけるマスタースライス
方式集積回路装置用電源キャパシタセル全体の平面図で
あり、１０１はマスタースライス方式集積回路装置用電
源キャパシタセル、１０２は第一層目金属配線、１０５
は第二層目金属配線１０４はパッド電極関口部であり、
パッド電極開口部１０４の下には、第一層目金属配線１
０２と第二層目金属配線１０５とが、電気的絶縁膜を挾
んで配置され、キャパシタを構成する。１０５は電源接
続端子であり電源配線ＶＤＤ及び、電源配線ＶＳＳが接
続される。なお、マスタースライス方式集積回路装置用
電源キャパシタセルは、マスタースライス方式集積回路
装置の入出力セル配置領域内の任意の位置に配置できる
ようにセル化されている。
第２図は、第１図の線αにおける垂直縦方向の断面図で
あり、２０１，２０５，２０５は電気的絶縁膜、２０２
は第一層目金属配線、２０４は第二層目金属配線とを示
し、前記第一層目金属配線２０２と、前記第二層目金属
配線２０４との間にキャパシタが形成される。２０６は
マスタースライス方式集積回路装置基板、２０７はパッ
ド電極開口部である。また、第２図の２０２，２０４゜
２０７は、それぞれ第１図の１０２，１０５，１０４と
等しい。
なお、前記の実施例では、第一層目金属配線２０２と、
第二層目金属配線２０４との間にキャパシタを形成して
いるが、これにとられれることな（、別の層の金属配線
及び、集積回路装置基板との間にキャパシタを構成する
ようにしても、同様の効果が得られる。
第５図は、本発明の一実施例におけるマスタースライス
方式集積回路装置の一部平面図であり、３０１はマスタ
ースライス方式集積回路装置、６０２はリードフレーム
、６０３はトランジスタ配置領域、５０４はＶＤＤ側電
源配線、５０５はＶＳＳ側電源配線、３０６は本発明の
マスタースライス方式集積回路装置用電源キャパシタセ
ル（以下、キャパシタセルと略す）であり、キャパシタ
セル６０６は、前記第１図及び、第２図に示された構造
をなしている。３０７は入出力セル、５０８はパッド電
極開口部、５０９はボンディングワイヤーであり、前記
キャパシタセル５０６の配置位置は、前記入出力セル５
０７の配置されていない、入出力セル配置領域内に配置
され、前記ＶＤＤ側電源配＃６Ｄ４、及び、前記ＶＳＳ
側電源配線５０５とに電気的に接続される。
任意である。
第４図は、第６図における等両回路を示した電気回路図
であり、４０１は本発明のマスタースライス方式集積回
路装置用キャパシタセルによる電気的容量を示す。第４
図に示されているようにキャパシタセル４０１を接続す
ることにより、電源間に発生する電気的雑音を、吸収す
ることができる。
なお、第４図に示されているマスタースライス方式集積
回路装置用電源キャパシタセル４０１は、第５図のマス
タースライス方式集積回路装置用を源キャパシタセル３
０６と同じものを示す。
〔発明の効果〕
以上、述べたように本発明によれば、マスタースライス
方式集積回路装置の入出力セル配置領域内にキャパシタ
を設け、このキャパシタを電源間にＭ！！する構造にし
たため、マスタースライス方式集積回路装置の面積を増
加させることなく、電きる。これにより、部品点数の減
少、組み立て賛の減少、集積回路装置の安定動作、回路
基板の小型化などの効果を有する。
【図面の簡単な説明】
第１図は、本発明の一実施例におけるマスタースライス
方式集積回路装置用電源キャパシタセル全体の平面図。 第２図は、第１図の線αにおける垂直縦方向の断面図。 第５図は、本発明の一実施例におけるマスタースライス
方式集積回路装置の一部平面図。 第４図は、第５図における等価回路を示した電気回路図
。 １０１・・・・・・・・・マスタースライス方式集積回
路装置用電源キャパシタセル １０２・・・・・・・・・第一層目金属配線１０５・・
・・・・・・・第二層目金属配線１０４・・・・・・・
・・パッド電極開口部１０５・・・・・・・・・電源接
続端子０１．２０３，２０５・・・・・・電気的絶縁膜
０２・・・・・・・・・第一層目金属配線０４・・・・
−・・・・第二層目金属配線０６・・・・・・・・・マ
スタースライス方式集積回路装置基板 ０７・・・・・・・・・パッド電極開口部１・・・・・
・・・・マスタースライス方式集積回路装置 ２・・・・・・・・・リードフレーム ３・・・・・・・・・トランジスタ配置領域４・・・・
・・・・・ＶＤＤ側電源配線５・・・・・・・・・ＶＳ
Ｓ側電源配線６・・・・・・・・・マスタースライス方
式集積回路装置用電源キャパシタセル フ・・・・・・・・・入出力セル ８・・・・・・・・・パッド電極 ９・・・・・・・・・ボンディングワイヤー１・・・・
・・・・・マスタースライス方式集積回路装置用１１Ｅ
源キャパシタセル 以 上

Claims (1)

  1. 【特許請求の範囲】 ａ）マスタースライス方式集積回路装置の入出力セル領
    域内において、 ｂ）キャパシタを構成するセルを有し、 ｃ）前記キャパシタは電源間に接続されており、 ｄ）かつ、前記セルは、入出力セル配置領域内の任意の
    位置に、配置可能になっていることを特徴とするマスタ
    ースライス方式集積回路装置用電源キャパシタセル。
JP2248410A 1990-09-18 1990-09-18 マスタースライス方式集積回路装置用電源キャパシタセル Pending JPH04127464A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2248410A JPH04127464A (ja) 1990-09-18 1990-09-18 マスタースライス方式集積回路装置用電源キャパシタセル

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2248410A JPH04127464A (ja) 1990-09-18 1990-09-18 マスタースライス方式集積回路装置用電源キャパシタセル

Publications (1)

Publication Number Publication Date
JPH04127464A true JPH04127464A (ja) 1992-04-28

Family

ID=17177702

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2248410A Pending JPH04127464A (ja) 1990-09-18 1990-09-18 マスタースライス方式集積回路装置用電源キャパシタセル

Country Status (1)

Country Link
JP (1) JPH04127464A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19736197C1 (de) * 1997-08-20 1999-03-04 Siemens Ag Integrierte Schaltung mit Kondensatoren
US6465868B1 (en) 1998-12-16 2002-10-15 Infineon Technologies Ag Integrated circuit having capacitive elements
JP2011216592A (ja) * 2010-03-31 2011-10-27 Oki Semiconductor Co Ltd 半導体集積回路装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19736197C1 (de) * 1997-08-20 1999-03-04 Siemens Ag Integrierte Schaltung mit Kondensatoren
US6104080A (en) * 1997-08-20 2000-08-15 Siemens Aktiengesellschaft Integrated circuit having capacitors for smoothing a supply voltage
US6465868B1 (en) 1998-12-16 2002-10-15 Infineon Technologies Ag Integrated circuit having capacitive elements
USRE39124E1 (en) * 1998-12-16 2006-06-13 Infineon Technologies Ag Integrated circuit having capacitive elements
JP2011216592A (ja) * 2010-03-31 2011-10-27 Oki Semiconductor Co Ltd 半導体集積回路装置

Similar Documents

Publication Publication Date Title
JPH088330B2 (ja) Ｌｏｃ型リードフレームを備えた半導体集積回路装置
JPH04127464A (ja) マスタースライス方式集積回路装置用電源キャパシタセル
JPS5852346B2 (ja) 半導体装置
JPH04120769A (ja) マスタースライス方式集積回路装置用遅延セル
JPH04120771A (ja) マスタースライス方式集積回路装置用遅延セル
JPS63108763A (ja) 半導体集積回路
JPS60181055U (ja) 半導体インピーダンス構造
JPH05335695A (ja) シングルインラインモジュール
JPS61251064A (ja) 半導体集積回路
JPS5810369Y2 (ja) 多層配線基板
JP3730644B2 (ja) 半導体装置
JPH04120755A (ja) マスタースライス方式集積回路装置用遅延セル
JPS601968A (ja) 半導体装置
JPH0576783B2 (ja)
JPH02126665A (ja) 半導体装置
JPH0770666B2 (ja) 集積回路装置実装パツケ−ジ
JP3068513B2 (ja) 半導体装置、その製造方法
JPS6240752A (ja) 半導体装置
KR970004455B1 (ko) 반도체 장치
JPS63143843A (ja) 半導体集積回路電源配線装置
JPH04120770A (ja) マスタースライス方式集積回路装置用遅延セル
JP2002131772A (ja) 液晶表示装置の構造
JPH0982885A (ja) 半導体装置
JPS63304645A (ja) 半導体集積回路
JPH0432258A (ja) 半導体集積回路の実装方法