JP3730644B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP3730644B2
JP3730644B2 JP2003319203A JP2003319203A JP3730644B2 JP 3730644 B2 JP3730644 B2 JP 3730644B2 JP 2003319203 A JP2003319203 A JP 2003319203A JP 2003319203 A JP2003319203 A JP 2003319203A JP 3730644 B2 JP3730644 B2 JP 3730644B2
Authority
JP
Japan
Prior art keywords
substrate
power
pad
semiconductor device
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2003319203A
Other languages
English (en)
Other versions
JP2005086121A (ja
Inventor
昌志 堀本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2003319203A priority Critical patent/JP3730644B2/ja
Priority to US10/938,229 priority patent/US7576419B2/en
Priority to TW093127397A priority patent/TWI268592B/zh
Priority to CNB2004100771104A priority patent/CN100378980C/zh
Priority to KR1020040072553A priority patent/KR100668909B1/ko
Publication of JP2005086121A publication Critical patent/JP2005086121A/ja
Application granted granted Critical
Publication of JP3730644B2 publication Critical patent/JP3730644B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06135—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15173—Fan-out arrangement of the internal vias in a single layer of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Wire Bonding (AREA)

Description

本発明は、パワートランジスタなどの大電力パワー素子を備えている半導体装置に関する。
現在、半導体集積回路（ＩＣ）等のチップをパッケージングした半導体装置が製造されており、各種の電子機器に利用されている。この半導体装置は、半導体チップ本体の端子（パッド）を、外部の回路と接続するための外部端子を持つようにパッケージされている。
この半導体チップ本体には多数の接続用パッドが設けられており、これらパッドをそれぞれ外部端子に接続する。この外部端子への接続方法として、以前からのリード端子を用いた方法もあるが、ボールグリッドアレイ（ＢＧＡ）構造の接続方法が採用されることが多くなってきている。
このＢＧＡ構造の接続方法を用いて、半導体チップ本体とほぼ同様の外形寸法のチップサイズパッケージ（ＣＳＰ）が実現されている。このＣＳＰでは、基板の片面に半導体チップ本体の各パッドと対向するパッドを設け、その基板の他面に格子状（グリッド状）に二次元に配置されたボール状の形状をした外部電極を設けている。その基板において、各パッドと各外部電極とが個々に接続されている。
このＣＳＰでは、外部電極が球状のはんだバンプにより形成され、半導体装置下面の略全域に二次元状に配置されている。したがって、チップサイズに近い小型かつ薄型に形成することができ、またプリント配線基板へ表面実装を行うことができる。
また、キャリアテープを利用したＴ−ＢＧＡ構造の半導体装置が用いられている（特許文献１参照）。このＴ−ＢＧＡ構造の半導体装置では、矩形のキャリアテープに銅箔による導電層と導電塗料による導電層とを設け、そのキャリアテープの中央部にＩＣチップ本体を載置し導電接続している。その導電接続によって、信号バンプが下面の略全域に２次元状に配列されているとともに、接地バンプが外縁部に配置されている。
特許第３１４７１６５号明細書
しかし、従来のＢＧＡ構造の接続方法を用いたＣＳＰでは、多数の外部電極が格子状に配置されるから、その中心に近い外部電極はＩＣチップ本体のパッドまでの配線の距離が長くなる。したがって、その配線に余分な配線抵抗が付加されることになるから、パワー素子用の大電流が流れる外部電極では損失が増加したり、パワー素子の制御特性を悪化させる原因となる。
また、特許文献１のＴ−ＢＧＡ構造の半導体装置では、キャリアテープに２つの導電層を設ける必要があるからコスト増を招いてしまう。また、低抵抗に形成できるのは接地電路（もしくは電源電路）のみであるから、パワー素子の出力回路の低抵抗化には適用することができない。
そこで、本発明は、パワートランジスタなどのパワー素子を備えており、外部電極が格子状に配置されている半導体装置において、パワー素子への配線抵抗を小さくすることによって、損失を低減し、パワー素子の制御特性を向上することを目的とする。
請求項１の半導体装置は、パワー素子を含んで、一面の外縁部に信号用パッド及び前記パワー素子が接続されているパワー用パッドを有する多数のＩＣ側パッドが矩形状に配列されているＩＣチップ本体と、
絶縁基材と、該絶縁基材の多数の貫通孔を一面側から他面側に個々に貫通して前記他面側に突出しており、格子状に配置されている多数の外部電極と、前記絶縁基材の前記一面側に、前記ＩＣ側パッドにそれぞれ対応して電気的に接続されており、前記多数の外部電極を取り囲むように配置されている多数の基板側パッドと、前記多数の基板側パッドと前記多数の外部電極とをそれぞれ接続する多数の配線とを有する基板とを備え、
前記ＩＣ側パッドのうちの前記パワー用パッドは、前記配線の長さが短くなるように、前記外部電極のうちの最外周の外部電極に接続されている前記基板側パッドと接合されていることを特徴とする。
請求項２の半導体装置は、請求項１記載の半導体装置において、前記パワー用パッドと接合される前記基板側パッドは、基板側パッドの内の隅部を除く基板側パッドであることを特徴とする。
請求項３の半導体装置は、請求項１記載の半導体装置において、前記パワー素子は、パワートランジスタであることを特徴とする。
請求項４の半導体装置は、請求項３記載の半導体装置において、前記パワートランジスタは、電源電圧を所定の出力電圧に調整するためのレギュレータ用トランジスタであることを特徴とする。
請求項５の半導体装置は、請求項４記載の半導体装置において、前記レギュレータ用トランジスタの出力端が接続される前記ＩＣ側パッドにおける電圧に応じた検出電圧をレギュレータ用制御回路に帰還することを特徴とする。
本発明によれば、ＩＣチップ本体のパワー素子から外部電極までの配線長が短くなるので、配線抵抗が小さくなる。これにより、損失を低減できる。
また、大電流に伴う配線での電圧降下が少なくなるから、レギュレータの制御特性を向上できる。また、その電圧降下が少なくなることにより、ＩＣチップ本体のパワー用パッドをセンス用パッドとして共用可能となる。依って、センス用パッドを省略しパッド数を削減できる。
また、本発明の半導体装置をプリント回路基板に実装する際に、同じく実装されるディスクリート部品（例、コンデンサ、コイル、トランジスタなど）への配線も、最外周の外部電極から引き出すから、プリント回路基板上での配線長も短くできる。
また、隅部の基板側パッドはパワー素子用には使用しないから、プリント回路基板への取り付け後に熱応力などにより絶縁基板が撓んだとしても、接触不良や剥離などの影響を小さくできる。
以下、本発明の半導体装置の実施の形態について、図を参照して説明する。
図１-Ａ、図１-Ｂは、本発明の実施例に係る半導体装置の構成を示す図であり、図１-Ａは、本発明の半導体装置の半導体集積回路本体（以下、ＩＣチップ本体）１０の構成を示す図であり、図１-Ｂは、ＩＣチップ本体１０とともに用いられる基板２０の構成を示す図である。このＩＣチップ本体１０と基板２０とにより本発明の半導体装置が構成される。
図１-ＡのＩＣチップ本体１０において、その内部にパワー素子１１やそれを制御するための制御回路１２や、その他図示は省略するが多くの信号処理回路、入出力回路等が作り込まれている。ここでは、パワー素子１１は１つだけ示しているが、任意の複数のパワー素子を設けることができる。また、以下、パワー素子として、パワートランジスタを例にして説明する。パワートランジスタ以外にも、大きな電流を取り扱う他のパワー素子にも同様に、適用することができる。
ＩＣチップ本体１０の外縁部には、多数のＩＣ側パッド１５が配置されている。これら多数のＩＣ側パッド１５とパワートランジスタ１１、制御回路１２、その他の信号処理回路、入出力回路等との間が内部配線にて接続されている。
このうち、パワートランジスタ１１とＩＣパッド１５との接続について説明する。パワートランジスタは配線による抵抗を少なくするために、矩形状にＩＣチップ本体１０の外縁部に設けられている１辺のＩＣ側パッド１５に近接して設けられる。この１辺のＩＣ側パッド１５に説明のために上側から順番に記号Ｐｉ〜Ｐixを付している。この図では、理解をし易くするために１辺のＩＣ側パッドは９個としているが、他の任意数でよい。
パワートランジスタ１１は制御回路１２から信号線１３を介して制御信号によって制御される。パワートランジスタ１１からのパワー配線１４−１，１４−２は、離れた位置にあるＩＣ側パッドＰiiiとＩＣ側パッドＰvとに接続される。通常は、パワートランジスタ１１からのパワー配線は、隣り合うＩＣ側パッドに接続されるが、本発明では基板２０での基板側パッドと外部電極との接続に合わせて、パワートランジスタ１１に関する配線長ができるだけ短くなるようにするために、図１-Ａのように接続されている。
図１-Ｂの基板２０には、プリント基板、フィルム基板、キャリアテープなどの基板基材が用いられる。この基板２０は、基板側パッド２１が設けられている一面側と、外部電極が設けられている他面側とを持っている。その一面側の基板側パッド２１は、ＩＣチップ本体１０のＩＣ側パッド１５とそれぞれ対応するように配置されており、各基板側パッド２１は各ＩＣ側パッド１５にバンプなどによって接合されている。
基板側パッド２１は、この例ではＩＣ側パッド１５と同じく１辺当たり９個であり、合計３６個が外縁部に設けられている。外縁部の基板側パッド２１に囲まれた領域に多数の外部電極２４が格子状（グリッド状）に配置されている。この外部電極２４は基板側パッド２１と対応しており、この例では３６個（＝６×６）である。
各外部電極２４は、格子状の各々の位置において絶縁基材に空けられている貫通孔に一面側から他面側に向けて貫通し他面側において外部への接続ができるように電極が設けられている。この電極としては、ボール状電極が良い。ボール状電極の場合には、格子状の外部電極はボールグリッドアレイ（ＢＧＡ）となる。勿論、ボール状電極以外のバンプ電極など他の外部電極でもよい。
この各外部電極２４と各基板側パッド２１は、それぞれ配線２２によって一面側において相互に接続される。各配線２２は、図１-Ｂに示すように、外部電極２４に接触しないように、また配線が容易になるように、外側の外部電極間を通ってより内側の外部電極へ接続される。したがって、各配線２２は、その配線が信号用であるか、パワー用であるかなどに関わりなく、配線しやすいルートを経由するように、設けられる。
図２は、図１-Ａ，図１-Ｂの半導体装置の構成を説明するための模式的な断面図である。図２において、ＩＣチップ本体１０の内部に図１-Ａに示したパワートランジスタ１１，制御回路１２等の各構成要素が作り込まれている。そのＩＣチップ本体１０表面にＩＣ側パッド１５が形成され、そのＩＣ側パッド１５にバンプ１６が電気的に接触するように設けられている。そして、基板２０のパッド２１がバンプ１６によりＩＣチップ本体１０のＩＣ側パッド１５と接続されている。この各バンプ２１と各外部電極２４とが配線２２にて互いに接続される。外部電極２４は、一面側から他面側に貫通孔（ビアホール）２３を通って貫通している。
基板２０では、前述のように、各配線２２は、格子状に配置された外部電極２４に配線しやすいルートを経由するように設けられるから、個々の基板側パッド２１が接続される外部電極２４が格子状のどの位置にあるものになるかは、通常は自由には選択できない。即ち、図１-Ｂの例を参照すると、パッドＰ１，Ｐ３，Ｐ５・・・等は格子状に配置された外部電極２４のうちの最外周の外部電極に接続される一方、パッドＰ２，Ｐ４，Ｐ６・・・等は格子状に配置された外部電極２４のうちのより内側の外部電極に接続される。
パワートランジスタ用の配線が、格子状に配置された外部電極２４のうちのより内側の外部電極に接続される場合には、その間の配線抵抗が大きくなる。このことにより、損失が大きくなり、また電圧降下も大きくなる。
本発明では、パワートランジスタ１１の外部電極２４までの配線距離が短くなるように種々の考慮を払っている。
まず、（１）ＩＣチップ本体において、パワートランジスタ１１をＩＣ側パッド１５に近接するように配置する。これにより、パワー配線１４−１，１４−２の配線長を短くする。
（２）パワー配線１４−１，１４−２を基板側での配線長が短くなるＩＣ側パッド１５を選んで、そのＩＣ側パッドに接続する。従来は、パワートランジスタ１１からのパワー配線は、隣り合うＩＣ側パッドに接続されることが通常であったが、本発明では基板側の配線状況を考慮してパワー配線を接続するＩＣ側パッドを選択する。
（３）基板側では、パワートランジスタ１１に接続される基板側パッド２１は、外部電極２４までの配線長が短くなる格子状の外部配線のうち最外周の基板側パッド２１とされている。
このように、本発明では、ＩＣ側パッド１５のうちのパワー用パッドＰiii，Ｐvは、配線の長さが短くなるように、基板２０の外部電極２１のうちの最外周の外部電極に接続されている基板側パッドＰ３，Ｐ５と接合されている。
したがって、本発明によれば、ＩＣチップ本体のパワー素子から外部電極までの配線長が短くなるので、配線抵抗が小さくなる。これにより、損失を低減できる。
また、本発明の半導体装置では、ＩＣ側パッドのうちのパワー用パッドと接合される基板側パッドは、矩形状の全体の基板側パッドのうちの隅部の基板側パッド以外の基板側パッドを用いる。言い換えれば、４辺形に配置された基板側パッド２１の各辺の中央部分にあり、かつ配線距離の短い最外周のパッドＰ３，Ｐ５をパワー配線用に用いる。
本発明の半導体装置は、プリント回路基板などに実装されて使用されることが多い。この場合に、リフロー処理などのために熱処理が施されるが、熱応力により基板２０が撓むなどの変形するような影響を受けることがある。この変形は、特に基板２０の隅部においてその中央部より大きくなる。
本発明では、隅部の基板側パッド以外の基板側パッドをパワー用に使用するから、熱応力により基板２０が撓んだとしても、プリント配線基板と基板２０の外部電極との間の接続不良や剥離、あるいは基板２０の基板側パッド２１とＩＣチップ本体１０のＩＣ側チップ１５との間の接続不良や剥離の発生する確率が少なくなる。したがって、接続不良による抵抗値の増大による影響も少なくできる。
また、本発明の半導体装置をプリント回路基板に実装する際に、同じくプリント回路基板に実装されるディスクリート部品（例、コンデンサ、コイル、トランジスタなど）への配線も、最外周の外部電極から引き出すようにすれば、プリント回路基板上での配線長も短くできる。
図３は、本発明のパワートランジスタ１１をレギュレータ用の制御トランジスタとして用いる場合に、従来のものを示す図４と比較して示すための、構成図である。
図３において、パワートランジスタ１１はＰ型ＭＯＳトランジスタであり、制御回路１２は基準電圧Ｖｒｅｆと出力電圧Ｖｏに応じた検出電圧Ｖｄｅｔとを比較して、出力電圧Ｖｏが基準電圧Ｖｒｅｆに応じた所定値になるようにパワートランジスタ１１を制御する。
パワートランジスタ１１は、一端がＩＣ側パッド１５ａ（例えば、図１-ＡのＰiiiに対応する）に接続され、配線Ｗａ（図１-Ａの配線１４−１及び図１-Ｂの所定の配線２２に対応する）を介して外部電極２４ａに接続される。この外部電極２４ａには電源電圧Ｖｃｃが供給される。パワートランジスタ１１の他端は、ＩＣ側パッド１５ｂ（例えば、図１-ＡのＰvに対応する）に接続され、配線Ｗｂ（図１-Ａの配線１４−２及び図１-Ｂの所定の配線２２に対応する）を介して外部電極２４ｂに接続される。この外部電極２４ｂは、負荷３０に接続され、出力電圧Ｖｏ及び負荷電流Ｉｏを供給する。なお、この外部電極２４ａ、２４ｂに接がるプリント配線基板上の配線は、例えば外部電極の大きさ以上に、太い配線のみを介して電源電圧Ｖｃｃや負荷３０に接続される。
本発明では、外部電極２４ａ、２４ｂは最外周の外部電極であるので、配線Ｗａ，Ｗｂの配線長が短く、その抵抗値Ｒｗが小さい値になっている。この配線Ｗａ，Ｗｂによる電圧降下は無視できるほど小さいから、出力電圧Ｖｏを制御回路１２へ帰還するための検出電圧Ｖｄｅｔは、ＩＣ側パッド１５ｂから採ることができる。
一方、従来のパワートランジスタ１１をレギュレータ用の制御トランジスタとして用いる場合を図４に示している。図４では、本発明の図３におけると同じものには同じ符号を付している。また、対応するが一部機能や構造で異なるものには同じ符号に「′」を付している。
この従来の図４のものでは、パワートランジスタ１１は、一端がＩＣ側パッド１５ａ′に接続され、配線Ｗａ′を介して外部電極２４ａ′に接続される。パワートランジスタ１１の他端は、ＩＣ側パッド１５ｂ′に接続され、配線Ｗｂ′を介して外部電極２４ｂ′に接続される。配線Ｗａ′，Ｗｂ′の配線長が長く、その抵抗値Ｒｗ′が比較的大きい値になることが多い。この配線Ｗａ′，Ｗｂ′による電圧降下は無視できないほどに大きくなってくる。したがって、その抵抗値Ｒｗ′による電力損失が大きくなるので、図３の場合と同様に検出電圧ＶｄｅｔをＩＣ側パッド１５ｂ′から採ると、配線の電圧降下分低い電圧が負荷に印加されることになるので、電圧制御特性が悪化する。
この電圧制御特性の悪化を抑制するためは、電圧検出用のＩＣ側パッド１５ｃを別に設けて、外部端子２４ｂ′の電圧をＩＣ側パッド１５ｃを介して制御回路１２に検出電圧Ｖｄｅｔとして帰還するように構成する必要がある。
このように、本発明では、レギュレータを構成する場合には、大電流に伴う配線での電圧降下が少なくなるから、電圧制御特性を向上できる。また、その電圧降下が少なくなることにより、ＩＣチップ本体のパワー用パッド１５ｂをセンス用パッドとして共用可能となる。依って、センス用パッドを省略しパッド数を削減できる。
本発明の半導体装置のＩＣチップ本体の構成を示す図 ＩＣチップ本体とともに用いられる基板２０の構成を示す図 図１-Ａ，図１-Ｂからなる半導体装置の構成を説明するための模式的な断面図 本発明のパワートランジスタをレギュレータ用として用いる場合の構成図 対比のために示す、従来のレギュレータ用として用いる場合の構成図
符号の説明
１０ ＩＣチップ本体
１１ パワートランジスタ（パワー素子）
１２ 制御回路
１３ 制御線
１４−１，１４−２ パワー配線
１５ ＩＣ側パッド
１６ バンプ
２０ 基板
２１ 基板側パッド
２２ 配線
２３ 貫通孔
２４ 外部電極
Ｒｗ 配線抵抗

Claims (5)

  1. パワー素子を含んで、一面の外縁部に信号用パッド及び前記パワー素子が接続されているパワー用パッドを有する多数のＩＣ側パッドが配列されているＩＣチップ本体と、
    絶縁基材と、該絶縁基材の多数の貫通孔を一面側から他面側に個々に貫通して前記他面側に突出しており、格子状に配置されている多数の外部電極と、前記絶縁基材の前記一面側に、前記ＩＣ側パッドにそれぞれ対応して電気的に接続されており、前記多数の外部電極を取り囲むように配置されている多数の基板側パッドと、前記多数の基板側パッドと前記多数の外部電極とをそれぞれ接続する多数の配線とを有する基板とを備え、
    前記ＩＣ側パッドのうちの前記パワー用パッドは、前記配線の長さが短くなるように、前記外部電極のうちの最外周の外部電極に接続されている前記基板側パッドと接合されていることを特徴とする、半導体装置。
  2. 前記パワー用パッドと接合される前記基板側パッドは、基板側パッドの内の隅部を除く基板側パッドであることを特徴とする、請求項１記載の半導体装置。
  3. 前記パワー素子は、パワートランジスタであることを特徴とする、請求項１記載の半導体装置。
  4. 前記パワートランジスタは、電源電圧を所定の出力電圧に調整するためのレギュレータ用トランジスタであることを特徴とする、請求項３記載の半導体装置。
  5. 前記レギュレータ用トランジスタの出力端が接続される前記ＩＣ側パッドにおける電圧に応じた検出電圧をレギュレータ用トランジスタの制御回路に帰還することを特徴とする、請求項４記載の半導体装置。
JP2003319203A 2003-09-11 2003-09-11 半導体装置 Expired - Lifetime JP3730644B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2003319203A JP3730644B2 (ja) 2003-09-11 2003-09-11 半導体装置
US10/938,229 US7576419B2 (en) 2003-09-11 2004-09-10 Semiconductor device
TW093127397A TWI268592B (en) 2003-09-11 2004-09-10 Semiconductor device
CNB2004100771104A CN100378980C (zh) 2003-09-11 2004-09-10 半导体装置
KR1020040072553A KR100668909B1 (ko) 2003-09-11 2004-09-10 반도체 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003319203A JP3730644B2 (ja) 2003-09-11 2003-09-11 半導体装置

Publications (2)

Publication Number Publication Date
JP2005086121A JP2005086121A (ja) 2005-03-31
JP3730644B2 true JP3730644B2 (ja) 2006-01-05

Family

ID=34269864

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003319203A Expired - Lifetime JP3730644B2 (ja) 2003-09-11 2003-09-11 半導体装置

Country Status (5)

Country Link
US (1) US7576419B2 (ja)
JP (1) JP3730644B2 (ja)
KR (1) KR100668909B1 (ja)
CN (1) CN100378980C (ja)
TW (1) TWI268592B (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101094901B1 (ko) 2007-10-04 2011-12-15 주식회사 하이닉스반도체 감소된 면적을 갖는 패드 구조체를 포함하는 반도체 장치
KR102284123B1 (ko) * 2014-05-26 2021-07-30 삼성전기주식회사 회로기판, 전자부품 및 회로기판 제조방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08236654A (ja) * 1995-02-23 1996-09-13 Matsushita Electric Ind Co Ltd チップキャリアとその製造方法
JPH09199629A (ja) * 1996-01-18 1997-07-31 Toshiba Corp 半導体装置
JP3147165B2 (ja) 1998-09-02 2001-03-19 日本電気株式会社 回路装置、その製造方法
JP3343730B2 (ja) * 1999-08-27 2002-11-11 埼玉日本電気株式会社 実装基板及び電気部品の実装方法
US6362525B1 (en) * 1999-11-09 2002-03-26 Cypress Semiconductor Corp. Circuit structure including a passive element formed within a grid array substrate and method for making the same
TW452953B (en) * 2000-05-22 2001-09-01 Via Tech Inc BGA chip package capable of decreasing its impedance when operating at high frequency
AU2001273458A1 (en) * 2000-07-13 2002-01-30 Isothermal Systems Research, Inc. Power semiconductor switching devices, power converters, integrated circuit assemblies, integrated circuitry, power current switching methods, methods of forming a power semiconductor switching device, power conversion methods, power semiconductor switching device packaging methods, and methods of forming a power transistor
JP3945968B2 (ja) * 2000-09-06 2007-07-18 三洋電機株式会社 半導体装置およびその製造方法
JP4217388B2 (ja) * 2001-06-26 2009-01-28 株式会社東芝 半導体チップ及び半導体モジュール

Also Published As

Publication number Publication date
KR100668909B1 (ko) 2007-01-12
CN100378980C (zh) 2008-04-02
KR20050027067A (ko) 2005-03-17
JP2005086121A (ja) 2005-03-31
TWI268592B (en) 2006-12-11
TW200514224A (en) 2005-04-16
US7576419B2 (en) 2009-08-18
US20050056930A1 (en) 2005-03-17
CN1595647A (zh) 2005-03-16

Similar Documents

Publication Publication Date Title
US6441474B2 (en) Semiconductor device and liquid crystal module adopting the same
US7372131B2 (en) Routing element for use in semiconductor device assemblies
CN100514627C (zh) 半导体器件及其安装结构
US10109576B2 (en) Capacitor mounting structure
JP2001024150A (ja) 半導体装置
KR20020062820A (ko) 적층된 다수개의 칩모듈 구조를 가진 반도체장치
US11309224B2 (en) Folded substrate for stacked integrated circuit devices
JP4965989B2 (ja) 電子部品内蔵基板および電子部品内蔵基板の製造方法
US20070072340A1 (en) Electronic Device with Inductor and Integrated Componentry
US20080105987A1 (en) Semiconductor device having interposer formed on chip
JP3730644B2 (ja) 半導体装置
US10256174B2 (en) Film type semiconductor package
JP2005228811A (ja) 半導体装置
US7939951B2 (en) Mounting substrate and electronic apparatus
US7187065B2 (en) Semiconductor device and semiconductor device unit
TWI741787B (zh) 半導體封裝及製造半導體封裝的方法
JP4016587B2 (ja) 電子部品及びその製造方法
JP2007150181A (ja) 積層型実装構造体
JP2556204B2 (ja) フィルムキャリア半導体装置の実装方法
JP3586867B2 (ja) 半導体装置、その製造方法及びその実装方法並びにこれを実装した回路基板
US7732903B2 (en) High capacity memory module using flexible substrate
JP2010056121A (ja) 積層型半導体装置
JP2000223618A (ja) 半導体装置
JP2006310569A (ja) 半導体パッケージおよび電子機器
KR20020005823A (ko) 테이프 배선기판을 이용한 볼 그리드 어레이 패키지

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050927

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20051004

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20051006

R150 Certificate of patent or registration of utility model

Ref document number: 3730644

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081014

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111014

Year of fee payment: 6

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121014

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131014

Year of fee payment: 8

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term