JPH04120770A - マスタースライス方式集積回路装置用遅延セル - Google Patents

マスタースライス方式集積回路装置用遅延セル

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JPH04120770A
JPH04120770A JP2241993A JP24199390A JPH04120770A JP H04120770 A JPH04120770 A JP H04120770A JP 2241993 A JP2241993 A JP 2241993A JP 24199390 A JP24199390 A JP 24199390A JP H04120770 A JPH04120770 A JP H04120770A
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master slice
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capacitor
circuit device
power supply
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Hiroyuki Yano
博之 矢野
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Seiko Epson Corp
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマスタースライス方式集積回路装置における遅
延回路に関する。
〔従来の技術〕
従来のマスタースライス方式集積回路装置は、遅延回路
を構成するために、論理回路素子の遅延時間を用いて遅
延回路を構成していた。
〔発明が解決しようとする課題〕
近年、マスタースライス方式集積回路装置の論理回路素
子の遅延時間は、高速化してきており、論理回路素子で
あるインバータの遅延時間は、　ｉｎｓを、下回るよう
になってきている。よって、前述の従来技術で論理回路
素子の遅延時間を用いて遅延回路を構成しようとすると
、論理回路素子数が増加し集積回路装置の面積が増加す
る。そのため、集積回路のコストの増加、集積回路の大
型化という問題点を有する。
そこで本発明は、このような問題点を解決するもので、
その目的とするところはマスタースライス方式集積回路
装置の面積を増加させることなく、遅延回路を構成する
ことを目的とする。
〔課題を解決するための手段〕
本発明のマスタースライス方式集積回路装置用遅延セル
は、 ａ）マスタースライス方式集積回路装置の入出力セル領
域内に配置されたセルにおいて、ｂ）前記セルはキャパ
シタと、 Ｃ）信号配線接続端子と、 ｄ）電源配線接続端子とを有し、 ｅ）前記キャパシタの第一電極は、前記信号配線接続端
子と接続され、前記キャパシタの第二電極は、前記電源
配線接続端子と電気的に接続されており、 ｆ）前記キャパシタの断面構造は、上層がら、信号配線
層、電気的絶縁層、電源配線層、電気的絶縁層、マスタ
ースライス方式集積回路装置基板の順に構成され、 ｇ）前記マスタースライス方式集積回路装置基板と電源
配線層とは、同電位であることを特徴とする。
〔実施例〕
第１図は、本発明の一実施例におけるマスタースライス
方式集積回路装置用遅延セル全体の平面図であり、１０
１はマスタースライス方式集積回路装置用遅延セル、１
０２は第一層目金属配線、１０３は第二層目金属配線、
１０４はパッド電極開口部であり、パッド電極開口部１
０４の下には、第１層目金属配線１０２と第二層目金属
配線１０３とが、電気的絶縁膜を挟んで配置され、キャ
パシタを構成する。１０５は信号配線接続端子、１０６
は電源配線接続端子であり、電源配線接続端子１０６は
、マスタースライス方式集積回路装置基板と同じ電圧が
供給され、信号配線接続端子１０５は、遅延を付けたい
信号配線に接続する。
なお、マスタースライス方式集積回路装置用遅延セルは
、マスタースライス方式集積回路装置の入出力セル配置
領域内の任意の位置に配置できるようにセル化されてい
る。
第２図は、第１図の線ａにおける垂直縦方向の断面図で
あり、２０１，２０３，２０５は電気的絶縁膜、２０２
は第一層目金属配線であり、信号配線と接続する。２０
４は第二層目金属配線であり、電源配線に接続される。
２０６はマスタースライス方式集積回路装置基板、２０
７はパッド電極開口部である。前記第一層目金属配線２
０２と、前記第二層目金属配線２０４との間にキャパシ
タが形成される。また、第２図の２０２，２０４゜２０
７は、それぞれ第１図の１０２，１０３，１０４と等し
い。
第３図は、本発明の一実施例におけるマスタースライス
方式集積回路装置の一部平面図であり、３０１はマスタ
ースライス方式集積回路装置、３０２はリードフレーム
、３０３はトランジスタ配置領域、３０４はＶＤＤ側電
源配線、３０５はＶＳＳ側電源配線、３０６は本発明の
マスタースライス方式集積回路装置用遅延セル（以下、
遅延セルと略す）であり、遅延セル３０６は、前記第１
図及び、第２図に示された構造をなしている。３１０は
（ｄ号配線、３１１，３１２は論理回路素子であり、論
理回路素子３１１の出力は、論理回路素子３１２の入力
と遅延セル３０６の信号配線接続端子に接続される。３
０７は入出力セル、３０８はパッド電極開口部、３０９
はボンディングワイヤーであり、前記遅延セル３０６の
配置位置は、前記入出力セル３０７の配置されていない
、入出力セル配置領域内に配置され、前記信号配線３１
０は、信号配線接続端子に電気的接続され、前記ｖＳＳ
側電源配線３０５は、電源配線接続端子に電気的に接続
される。前記実施例では、マスタースライス方式集積回
路装置基板の電位がｖＳＳの場合である。
なお、マスタースライス方式集積回路装置基板の電位が
ＶＤＤの場合、遅延セルのｔＰＪ接続端子は、ＶＤＤに
電気的に接続することによっても同じ効果が優られる。
なお、前記遅延セル３０６の使用個数は、任意である。
糖４図は、第３図における線すの断面図と等価回路を示
した電気回路図であり、４０１は本発明のマスタースラ
イス方式集積回路装置用遅延セル、４０２．４０３は論
理回路素子、４０４は信号配線、４０５はＶＳＳ側ｌｉ
ｔ源配線であり、論理回路素子４０２の出力は、論理回
路素子４０３の入力と遅延セル４０１の信号配線接続端
子とに接続される。４０６は第一層目金属配線と第二層
目金属配線との間に形成されるキャパシタを示す。
なお、第４図に示されている４０１，４０２゜４０３．
４０４，４０５は、それぞれ、第３図の３０６．３１１
，３１２，３１０，３０５と同じものを示す。
〔発明の効果〕
以上、述べたように本発明によれば、マスタースライス
方式集積回路装置の入出力セル配置領域内にキャパシタ
を設け、このキャパシタをｖＳＳ側電源配線と信号配線
とに接続する構造にしたため、マスタースライス方式集
積回路装置の面積を増加させることなく、遅延回路を構
成することが可能となる。また、遅延セルの断面構造を
、上層から、信号配線層、電気的絶縁層、電源配線層、
電気的絶縁層、マスタースライス方式集積回路装置基板
の順に構成し、なおかつ、マスタースライス方式集積回
路装置基板と電源配線層とを、同電位にすることにより
、寄生容量の少ない正碑なキャパシタを形成することが
できる。これにより、集積回路のコストの低下、集積回
路の小型化、集積回路装置の安定動作などの効果を有す
る。
【図面の簡単な説明】
第１図は、本発明の一実施例におけるマスタースライス
方式集積回路装置用遅延セル全体の平面図。 １０１・・・マスタースライス方式集積回路装置用遅延
セル １０２・・・第１層目金属配線 １０３・・・第二層目金属配線 １０４・・・パッド電極開口部 １０５・・・信号配線接続端子 １０６・・・電源配線接続端子 第２図は、第１図の線ａにおける垂直縦方向の断面図。 ２０１．２０３，２０５・・・電気的絶縁膜２０２・・
・第一層目金属配線 ２０４・・・第二層目金属配線 ２０６・・・マスタースライス方式集積回路装置基板 ２０７・・・パッド電極開口部 第３図は、本発明の一実施例におけるマスタースライス
方式集積回路装置の一部平面図。 ３０１・・・マスタースライス方式集積回路装置３０２
・・・リードフレーム ３０３・・・トランジスタ配置領域 ３０４・・・ＶＤＤ側電源配線 ３０５・・・ｖＳＳ側電源配線 ３０６・・・マスタースライス方式集積回路装置用遅延
セル ３０７・・・入出力セル ３０８・・・パッド電極 ３０９・・・ボンディングワイヤー ３１０・・・信号配線 ３１１．３１２・・・論理回路素子 第４図は、第３図における線すの断面図と等価回路を示
した電気回路図。 ４０１・・・マスタースライス方式集積回路装置用遅延
セル ４０２．４０３・・・論理回路素子 ４０４・・・信号配線 ４０５・・・ＶＳＳ側電源配線 ４０６・・・第一層目金属配線層と第二層目金属配線層
との間に形成されるキャパシ タ 以　　上 出願人　セイコーエプソン株式会社 代理人　弁理士　鈴木　喜三部　他１名第 図 第 図 第 図 第 図

Claims (1)

  1. 【特許請求の範囲】 ａ）マスタースライス方式集積回路装置の入出力セル領
    域内に配置されたセルにおいて、 ｂ）前記セルはキャパシタと、 ｃ）信号配線接続端子と、 ｄ）電源配線接続端子とを有し、 ｅ）前記キャパシタの第一電極は、前記信号配線接続端
    子と接続され、前記キャパシタの第二電極は、前記電源
    配線接続端子と電気的に接続されており、 ｆ）前記キャパシタの断面構造は、上層から、信号配線
    層、電気的絶縁層、電源配線層、電気的絶縁層、マスタ
    ースライス方式集積回路装置基板の順に構成され、 ｇ）前記マスタースライス方式集積回路装置基板と電源
    配線層とは、同電位であることを特徴とするマスタース
    ライス方式集積回路装置用遅延セル。
JP2241993A 1990-09-12 1990-09-12 マスタースライス方式集積回路装置用遅延セル Pending JPH04120770A (ja)

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