JPH01140744A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH01140744A JPH01140744A JP62300440A JP30044087A JPH01140744A JP H01140744 A JPH01140744 A JP H01140744A JP 62300440 A JP62300440 A JP 62300440A JP 30044087 A JP30044087 A JP 30044087A JP H01140744 A JPH01140744 A JP H01140744A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/4809—Loop shape
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-
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体集積回路に関し、特にパッケージング
した際にも高速に動作できる半導体集積回路に関するも
のである。
した際にも高速に動作できる半導体集積回路に関するも
のである。
第２図は、従来の典型的な半導体集積回路の内部構成を
示す断面図であり、図において、１は半導体基板、２は
ウェル、３ａ〜３ｄは拡散、４ａ〜４ｂはゲート、５ａ
〜５ｅは配線、７は絶縁物、８は電源、９はＧＮＤグラ
ンドである。
示す断面図であり、図において、１は半導体基板、２は
ウェル、３ａ〜３ｄは拡散、４ａ〜４ｂはゲート、５ａ
〜５ｅは配線、７は絶縁物、８は電源、９はＧＮＤグラ
ンドである。
また、第４図はパッケージングされた半導体回路装置の
代表的な内部回路の様子を表わした回路図で、図におい
て、１４はＰチャネルトランジスタ、１５はＮチャネル
トランジスタ、１６は次段回路、１７は次段の入力容量
や配線容量などを加算した負荷容量ＣＬ、１８はパッケ
ージ容量ＣＰである。
代表的な内部回路の様子を表わした回路図で、図におい
て、１４はＰチャネルトランジスタ、１５はＮチャネル
トランジスタ、１６は次段回路、１７は次段の入力容量
や配線容量などを加算した負荷容量ＣＬ、１８はパッケ
ージ容量ＣＰである。
次に作用について説明する。第２図の半導体集積回路を
パッケージングすると半導体集積回路がパフケージ材、
即ち絶縁物で覆われ、第４図に示すように、負荷容量Ｃ
ｔ１７に対し、パッケージ容量ＣｐｌＢが合算されるこ
ととなる。
パッケージングすると半導体集積回路がパフケージ材、
即ち絶縁物で覆われ、第４図に示すように、負荷容量Ｃ
ｔ１７に対し、パッケージ容量ＣｐｌＢが合算されるこ
ととなる。
従来の半導体集積回路は以上のように構成されているの
で、パフケージングにより負荷が増し、信号速度が遅く
なり、信号の伝達タイミングがくずれて誤動作するなど
の問題点があった。
で、パフケージングにより負荷が増し、信号速度が遅く
なり、信号の伝達タイミングがくずれて誤動作するなど
の問題点があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、パフケージングをしても、高速で安定した
動作を行なう半導体集積回路を得ることを目的とする。
れたもので、パフケージングをしても、高速で安定した
動作を行なう半導体集積回路を得ることを目的とする。
この発明に係る半導体集積回路は、半導体回路の表面も
しくは内部の全面もしくは一部を覆って設けられ、電源
に接続される、半導体回路を構成する基板、素子、配線
用導体などと絶縁物で分離された回路とは独立の導体を
備えたものである。
しくは内部の全面もしくは一部を覆って設けられ、電源
に接続される、半導体回路を構成する基板、素子、配線
用導体などと絶縁物で分離された回路とは独立の導体を
備えたものである。
この発明においては、電源に接続される、回路と独立し
た導体で半導体回路の表面もしくは内部の全面もしくは
一部を覆う構成としたから、該独立導体によりパッケー
ジ容量が遮断され、高速で安定した動作を行なう。
た導体で半導体回路の表面もしくは内部の全面もしくは
一部を覆う構成としたから、該独立導体によりパッケー
ジ容量が遮断され、高速で安定した動作を行なう。
以下、この発明の一実施例を図について説明する。第１
図は本発明の一実施例による半導体集積回路の構造を示
す断面図、第３図は本実施例にょる半導体集積回路をパ
フケージングした状態を示す断面図、第５図は本実施例
による半導体集積回路のパフケージングされた状態での
内部回路の様子を示す回路図である０図において第２図
、第４図と同一符号のものは同一または相当部分を示す
。
図は本発明の一実施例による半導体集積回路の構造を示
す断面図、第３図は本実施例にょる半導体集積回路をパ
フケージングした状態を示す断面図、第５図は本実施例
による半導体集積回路のパフケージングされた状態での
内部回路の様子を示す回路図である０図において第２図
、第４図と同一符号のものは同一または相当部分を示す
。
また６は電源に接続された回路と独立した導体、１０２
〜１０ｃはリードフレーム、１）は半導体チップ、１２
ａ、１２ｂはワイヤ、１３はパフケージ材（絶縁物）、
１９は導体６と半導体回路間の１９のチップ内容量Ｃｃ
である。
〜１０ｃはリードフレーム、１）は半導体チップ、１２
ａ、１２ｂはワイヤ、１３はパフケージ材（絶縁物）、
１９は導体６と半導体回路間の１９のチップ内容量Ｃｃ
である。
本実施例では独立した導体６は、パンケージされた状態
では第３図の位置にあり、電源に接続されているため、
第５図の如＜ＧＮＤとの間で、パッケージ材を絶縁中間
物とするパッケージ容量ＣＰ１８を形成する。一方、導
体と半導体回路間のチップ内容量Ｃ６１９も存在し、そ
の関係はＣ，＞Ｃｃ となる。
では第３図の位置にあり、電源に接続されているため、
第５図の如＜ＧＮＤとの間で、パッケージ材を絶縁中間
物とするパッケージ容量ＣＰ１８を形成する。一方、導
体と半導体回路間のチップ内容量Ｃ６１９も存在し、そ
の関係はＣ，＞Ｃｃ となる。
このような本実施例では、第５図中のパンケージ容ＩＣ
Ｐ１８は常に電源より充電された状態で負荷容１ｔｃｔ
１７とは安定に遮断されることとなる。また、本実施例
ではチップ内容量Ｃｃ１９は負荷容′ＭＣＬ１７と極性
が逆となり、Ｐチャネルトランジスタ１４のスイッチン
グが加速されるためスイッチング特性が向上する。
Ｐ１８は常に電源より充電された状態で負荷容１ｔｃｔ
１７とは安定に遮断されることとなる。また、本実施例
ではチップ内容量Ｃｃ１９は負荷容′ＭＣＬ１７と極性
が逆となり、Ｐチャネルトランジスタ１４のスイッチン
グが加速されるためスイッチング特性が向上する。
なお、上記実施例では導体の形状として回路全面を覆う
板状のものを示したが、これは網目状であってもよい。
板状のものを示したが、これは網目状であってもよい。
また、上記実施例では半導体回路が０Ｍ０３回路である
ものについて説明したが、これは他の回路方式であって
もよく、また基板の種別、ウェルの構成等が異なるもの
であっても本発明を適用でき、上記実施例と同様の効果
を奏する。
ものについて説明したが、これは他の回路方式であって
もよく、また基板の種別、ウェルの構成等が異なるもの
であっても本発明を適用でき、上記実施例と同様の効果
を奏する。
雫 −＋−瞥
また、上記実施例では特にパッケージ材の指定はしなか
ったが、樹脂、ガラス、セラミック等、一般に用いられ
るパッケージ材であればその材料は何であってもよく、
上記実施例と同様の効果を奏する。
ったが、樹脂、ガラス、セラミック等、一般に用いられ
るパッケージ材であればその材料は何であってもよく、
上記実施例と同様の効果を奏する。
以上のように、この発明によれば半導体集積回路におい
て、半導体回路の表面もしくは内部の全面もしくは一部
を覆って形成され、電源に接続される、半導体回路と独
立した導体を備え、該導体によりパッケージ容量を遮断
する構成としたから、動作速度が高速になり、さらに外
乱の影響Ｃ受けにくくなり、安定した動作が可能となる
効果がある。
て、半導体回路の表面もしくは内部の全面もしくは一部
を覆って形成され、電源に接続される、半導体回路と独
立した導体を備え、該導体によりパッケージ容量を遮断
する構成としたから、動作速度が高速になり、さらに外
乱の影響Ｃ受けにくくなり、安定した動作が可能となる
効果がある。
第１図はこの発明の一実施例による半導体集積回路を示
す断面図、第２図は典型的な従来の半導体集積回路の断
面図、第３図は本発明の実施例による半導体集積回路を
パッケージングした状態を示す断面図、第４図はパッケ
ージング容量が負荷容量に直接加算される従来方式の回
路図、第５図はこの発明の一実施例によるパッケージ容
量が遮断された回路図である。 １は半導体基板、２はウェル、３ａ〜３ｄは拡散、４ａ
、４ｂはゲート、５ａ〜５ｅは配線、６は導体、７は絶
縁物、８は電源、９はＧＮＤグラランド、１０ａ〜１０
ｃはリードフレーム、１）は半導体チップ、１２ａ〜１
２ｂはワイヤ、１３はパッケージ材（絶縁物）、１４は
Ｐチャネルトランジスタ、１５はＮチャネルトランジス
タ、１６は次段回路、１７は負荷容量、１８はパッケー
ジ容量、１９はチップ内容量である。 なお図中同一符号は同−又は相当部分を示す。
す断面図、第２図は典型的な従来の半導体集積回路の断
面図、第３図は本発明の実施例による半導体集積回路を
パッケージングした状態を示す断面図、第４図はパッケ
ージング容量が負荷容量に直接加算される従来方式の回
路図、第５図はこの発明の一実施例によるパッケージ容
量が遮断された回路図である。 １は半導体基板、２はウェル、３ａ〜３ｄは拡散、４ａ
、４ｂはゲート、５ａ〜５ｅは配線、６は導体、７は絶
縁物、８は電源、９はＧＮＤグラランド、１０ａ〜１０
ｃはリードフレーム、１）は半導体チップ、１２ａ〜１
２ｂはワイヤ、１３はパッケージ材（絶縁物）、１４は
Ｐチャネルトランジスタ、１５はＮチャネルトランジス
タ、１６は次段回路、１７は負荷容量、１８はパッケー
ジ容量、１９はチップ内容量である。 なお図中同一符号は同−又は相当部分を示す。
Claims (2)
- （１）半導体回路の表面もしくは内部の全面もしくは一
部を覆って設けられ、電源に接続される、半導体回路を
構成する基板および回路要素と絶縁物で分離された、上
記半導体回路と独立した導体を備えたことを特徴とする
半導体集積回路。 - （２）上記導体は半導体回路の表面もしくは内部を網目
状に覆うものであることを特徴とする特許請求の範囲第
１項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62300440A JPH01140744A (ja) | 1987-11-27 | 1987-11-27 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62300440A JPH01140744A (ja) | 1987-11-27 | 1987-11-27 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01140744A true JPH01140744A (ja) | 1989-06-01 |
Family
ID=17884824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62300440A Pending JPH01140744A (ja) | 1987-11-27 | 1987-11-27 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01140744A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03129755A (ja) * | 1989-07-14 | 1991-06-03 | Hitachi Ltd | 半導体装置 |
-
1987
- 1987-11-27 JP JP62300440A patent/JPH01140744A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03129755A (ja) * | 1989-07-14 | 1991-06-03 | Hitachi Ltd | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080929 Year of fee payment: 8 |
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| LAPS | Cancellation because of no payment of annual fees |