JPH0547943A - 半導体集積装置 - Google Patents
半導体集積装置Info
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- JPH0547943A JPH0547943A JP20672291A JP20672291A JPH0547943A JP H0547943 A JPH0547943 A JP H0547943A JP 20672291 A JP20672291 A JP 20672291A JP 20672291 A JP20672291 A JP 20672291A JP H0547943 A JPH0547943 A JP H0547943A
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- analog
- noise
- semiconductor integrated
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Abstract
(57)【要約】
【目的】アナログ・デジタル混在型半導体集積装置にお
いて、アナログ部でのノイズ防止。 【構成】高周波のデジタル信号線とノイズの影響を受け
やすいアナログ信号線がレイアウト上交差する部分で、
デジタル信号線とアナログ信号線の間にシールド線を配
置する、アナログ信号線の上下層にシールド線を配置す
る、アナログ信号線の上下層及び側面にシールド線を配
置することにより防ぐ。ノイズに影響を受けやすいアナ
ログ信号線と高周波のデジタル信号線の間の配線層に定
まった電位を与えた信号線を配置する。
いて、アナログ部でのノイズ防止。 【構成】高周波のデジタル信号線とノイズの影響を受け
やすいアナログ信号線がレイアウト上交差する部分で、
デジタル信号線とアナログ信号線の間にシールド線を配
置する、アナログ信号線の上下層にシールド線を配置す
る、アナログ信号線の上下層及び側面にシールド線を配
置することにより防ぐ。ノイズに影響を受けやすいアナ
ログ信号線と高周波のデジタル信号線の間の配線層に定
まった電位を与えた信号線を配置する。
Description
【０００１】
【産業上の利用分野】本発明は、アナログ・デジタル混
在型半導体集積装置のレイアウト方法に関する。
在型半導体集積装置のレイアウト方法に関する。
【０００２】
【従来の技術】従来、ノイズに影響されやすいアナログ
回路と、高周波のデジタル回路が混在している半導体集
積装置において、デジタル信号線（高周波信号線）であ
る第１の配線層と、アナログ信号線である第２の配線層
は、層間絶縁膜を隔てるのみで交差しているか、または
全く分離して第１の配線層と第２の配線層が交差しない
ようレイアウトしていた。
回路と、高周波のデジタル回路が混在している半導体集
積装置において、デジタル信号線（高周波信号線）であ
る第１の配線層と、アナログ信号線である第２の配線層
は、層間絶縁膜を隔てるのみで交差しているか、または
全く分離して第１の配線層と第２の配線層が交差しない
ようレイアウトしていた。
【０００３】図４（ａ）にその従来の回路例と、図４
（ｂ）に第１の配線層と第２の配線層の交差部分の断面
構造を示す。図４（ａ）の回路はオペアンプを用いた定
電圧回路の一種で、ここで１，２は抵抗、３はオペアン
プ、４はドライブ用Ｎｃｈトランジスタ、５は定電圧供
給ライン、８はオペアンプへのフィードバック信号であ
る。また６は交差する高周波信号（デジタル部内の信
号）、７はフィードバック信号と高周波信号の交差部分
を示す。図４（ｂ）における各記号は、図４（ａ）に相
当し、６は高周波信号、８はフィードバック信号、９，
１０，１１は各々の配線層の間の層間絶縁膜である。こ
こでアナログ信号であるフィードバック信号８と高周波
信号６は層間絶縁膜１０を隔てるのみである。
（ｂ）に第１の配線層と第２の配線層の交差部分の断面
構造を示す。図４（ａ）の回路はオペアンプを用いた定
電圧回路の一種で、ここで１，２は抵抗、３はオペアン
プ、４はドライブ用Ｎｃｈトランジスタ、５は定電圧供
給ライン、８はオペアンプへのフィードバック信号であ
る。また６は交差する高周波信号（デジタル部内の信
号）、７はフィードバック信号と高周波信号の交差部分
を示す。図４（ｂ）における各記号は、図４（ａ）に相
当し、６は高周波信号、８はフィードバック信号、９，
１０，１１は各々の配線層の間の層間絶縁膜である。こ
こでアナログ信号であるフィードバック信号８と高周波
信号６は層間絶縁膜１０を隔てるのみである。
【０００４】
【発明が解決しようとする課題】しかし、従来の前述し
たような配線では、抵抗の分割電圧であるアナログ信号
が高周波信号からのクロストークを受けやすいため、低
電圧の出力に高周波信号の微分信号が重畳される。５に
示される定電圧出力（以下Ｖｒｅｇ）は、１，２に示さ
れる抵抗Ｒ１，Ｒ２、及びフィードバック信号８の電位
をＶＦとするとＶｒｅｇは次式のように表わす事が出来
る。
たような配線では、抵抗の分割電圧であるアナログ信号
が高周波信号からのクロストークを受けやすいため、低
電圧の出力に高周波信号の微分信号が重畳される。５に
示される定電圧出力（以下Ｖｒｅｇ）は、１，２に示さ
れる抵抗Ｒ１，Ｒ２、及びフィードバック信号８の電位
をＶＦとするとＶｒｅｇは次式のように表わす事が出来
る。
【０００５】 Ｖｒｅｇ＝（（Ｒ１＋Ｒ２）／Ｒ１）＊ＶＦ ここで（Ｒ１＋Ｒ２）／Ｒ１は一定値であるためＶＦが
一定であればオペアンプとドライブＴｒによってＶｒｅ
ｇは一定になる。しかし、ここでＲ１，Ｒ２は非常に高
抵抗であり、またオペアンプの入力インピーダンスが非
常に高いことから、フィードバック信号８に外部的にノ
イズやクロストークがのりやすく、ＶＦは簡単に変動す
る。ＶＦの変動が小さかったとしても、回路構成により
Ｒ１＋Ｒ２／Ｒ１≫１のときはＶｒｅｇの変動は無視出
来ない大きさになり、システム全体に大きな影響を与え
る。
一定であればオペアンプとドライブＴｒによってＶｒｅ
ｇは一定になる。しかし、ここでＲ１，Ｒ２は非常に高
抵抗であり、またオペアンプの入力インピーダンスが非
常に高いことから、フィードバック信号８に外部的にノ
イズやクロストークがのりやすく、ＶＦは簡単に変動す
る。ＶＦの変動が小さかったとしても、回路構成により
Ｒ１＋Ｒ２／Ｒ１≫１のときはＶｒｅｇの変動は無視出
来ない大きさになり、システム全体に大きな影響を与え
る。
【０００６】このように、アナログ信号は通常非常に敏
感で他の影響をうけやすく、全体のシステムに与える悪
影響は非常に重大なものとなる。従来の何の考慮もされ
ていないレイアウトでは、前述したような影響を受けや
すい。また、この問題を回避するためにアナログ信号と
デジタル信号を完全に分離するレイアウトにすると、Ｉ
Ｃ自体のチップサイズは非常に大きくなり、チップコス
トが非常に高価になってしまう。
感で他の影響をうけやすく、全体のシステムに与える悪
影響は非常に重大なものとなる。従来の何の考慮もされ
ていないレイアウトでは、前述したような影響を受けや
すい。また、この問題を回避するためにアナログ信号と
デジタル信号を完全に分離するレイアウトにすると、Ｉ
Ｃ自体のチップサイズは非常に大きくなり、チップコス
トが非常に高価になってしまう。
【０００７】そこで本発明のレイアウトはこれらの問題
点を除去し、安定した、高性能で安価（チップサイズ
小）なデジタル・アナログ混在型ＩＣを提供するもので
ある。
点を除去し、安定した、高性能で安価（チップサイズ
小）なデジタル・アナログ混在型ＩＣを提供するもので
ある。
【０００８】
【課題を解決するための手段】配線層を複数有する半導
体集積装置において、第１の配線層と第２の配線層を有
し、前記第１の配線層と前記第２の配線層の交差部分
で、前記第１の配線層と前記第２の配線層の間に第３の
配線層を配置し、前記第１の配線層の下層に第４の配線
層を配置し、前記第３の配線層と前記第４の配線層は、
前記第１の配線層と前記第２の配線層の交差領域部以上
の面積を有し、前記第２の配線層の側面に前記第３の配
線層と前記第４の配線層をつなぐコンタクトを配置し、
前記第３の配線層と前記第４の配線層には定まった電位
を与えることを特徴とする。
体集積装置において、第１の配線層と第２の配線層を有
し、前記第１の配線層と前記第２の配線層の交差部分
で、前記第１の配線層と前記第２の配線層の間に第３の
配線層を配置し、前記第１の配線層の下層に第４の配線
層を配置し、前記第３の配線層と前記第４の配線層は、
前記第１の配線層と前記第２の配線層の交差領域部以上
の面積を有し、前記第２の配線層の側面に前記第３の配
線層と前記第４の配線層をつなぐコンタクトを配置し、
前記第３の配線層と前記第４の配線層には定まった電位
を与えることを特徴とする。
【０００９】
【００１０】
【実施例】図１（ａ）は、本発明の半導体集積装置のレ
イアウト構成を示す概略図である。ノイズに敏感なアナ
ログ信号線である１０１と、高周波のデジタル信号線で
ある１０３がレイアウト上交差する部分において、信号
線１０３から信号線１０１が受ける電気力線を抑えるた
めＶＤＤ電位を与えた信号線（シールド線）１０２を信
号線１０１と信号線１０３の間に配置した。このとき信
号線１０２は信号線１０１と信号線１０３の配線層の交
差領域部以上の面積を有し、交差領域部を完全に覆うよ
うに配置した。
イアウト構成を示す概略図である。ノイズに敏感なアナ
ログ信号線である１０１と、高周波のデジタル信号線で
ある１０３がレイアウト上交差する部分において、信号
線１０３から信号線１０１が受ける電気力線を抑えるた
めＶＤＤ電位を与えた信号線（シールド線）１０２を信
号線１０１と信号線１０３の間に配置した。このとき信
号線１０２は信号線１０１と信号線１０３の配線層の交
差領域部以上の面積を有し、交差領域部を完全に覆うよ
うに配置した。
【００１１】図１（ｂ）は、図１（ａ）を断面構造で見
た図である。ここでノイズに敏感なアナログ信号線であ
る１０１をポリシリコン１、高周波のデジタル信号線で
ある１０３をＡＬ２、信号線１０１と信号線１０３の間
の配線層である信号線１０２をＡＬ１で配置した。１１
２，１１３，１１４は層間絶縁膜、１１０はパッシベー
ション、１１１は基板であり、この実施例ではＮ型であ
る。ここで信号線１０２に安定した一定の電位である接
地電圧ＶＤＤを与えることにより、信号線１０２はシー
ルドとして働く。シールド金属内の信号線は外部の電気
的影響を受けないのは公知の事実であるため、信号線１
０３が信号線１０１に与える電気力線が抑えられ、信号
線１０１の耐ノイズ性が向上する。本実施例では信号線
１０１，１０２，１０３をそれぞれポリシリコン１，Ａ
Ｌ１，ＡＬ２で示したが、組み合わせは下記の表のよう
に変えることが出来る。
た図である。ここでノイズに敏感なアナログ信号線であ
る１０１をポリシリコン１、高周波のデジタル信号線で
ある１０３をＡＬ２、信号線１０１と信号線１０３の間
の配線層である信号線１０２をＡＬ１で配置した。１１
２，１１３，１１４は層間絶縁膜、１１０はパッシベー
ション、１１１は基板であり、この実施例ではＮ型であ
る。ここで信号線１０２に安定した一定の電位である接
地電圧ＶＤＤを与えることにより、信号線１０２はシー
ルドとして働く。シールド金属内の信号線は外部の電気
的影響を受けないのは公知の事実であるため、信号線１
０３が信号線１０１に与える電気力線が抑えられ、信号
線１０１の耐ノイズ性が向上する。本実施例では信号線
１０１，１０２，１０３をそれぞれポリシリコン１，Ａ
Ｌ１，ＡＬ２で示したが、組み合わせは下記の表のよう
に変えることが出来る。
【００１２】 信号線 １０１ １０２ １０３ 例１ ポリシリコン１ ポリシリコン２ ＡＬ１ 例２ ポリシリコン１ ポリシリコン２ ＡＬ２ 例３ ポリシリコン２ ＡＬ１ ＡＬ２ しかも金属配線であれば違った材質を使用することが出
来る。また定まった電位（シールド電位）に本実施例で
は接地電圧ＶＤＤ電位を使用したが、変動の少ない安定
した電圧であればその中間電位（例えばＶＤＤ／２）、
電源電圧（ＶＳＳ）でも構わない。
来る。また定まった電位（シールド電位）に本実施例で
は接地電圧ＶＤＤ電位を使用したが、変動の少ない安定
した電圧であればその中間電位（例えばＶＤＤ／２）、
電源電圧（ＶＳＳ）でも構わない。
【００１３】図２（ａ）は、図１の実施例をさらに発展
させたレイアウト構成図である。ノイズに敏感なアナロ
グ信号線である１０１と、高周波のデジタル信号線であ
る１０３がレイアウト上交差する部分において、前記信
号線１０１の下層にＶＤＤ電位（シールド電位）を与え
た信号線１０４を配置した。信号線１０４は信号線１０
２と同じくシールドとして働くため、信号線１０１と信
号線１０３の交差領域部以上の面積で交差領域部を覆う
ように配置することにより、信号線１０１はその下層に
おいてもシールドされ、耐ノイズ性の効果はさらに高く
なる。図２（ｂ）は、図２（ａ）を断面構造で見た図で
ある。ノイズに敏感なアナログ信号線である１０１をポ
リシリコン１、高周波のデジタル信号線である１０３を
ＡＬ２、信号線１０１と信号線１０３の間の配線層であ
る１０２をＡＬ１、信号線１０１の下層の配線層である
１０４をポリシリコン２で示した。１１２，１１３，１
１４，１１５は層間絶縁膜、１１０はパッシベーショ
ン、１１１は基盤である。これにより信号線１０１は、
信号線１０２，１０４により上下からシールドされるこ
とになり外部からの影響を受ける可能性は少なくなる。
本実施例では信号線１０１，１０２，１０３，１０４を
それぞれポリシリコン１，ＡＬ１，ＡＬ２，ポリシリコ
ン２で示したが、金属配線であれば違った材質を用いる
ことが出来る。
させたレイアウト構成図である。ノイズに敏感なアナロ
グ信号線である１０１と、高周波のデジタル信号線であ
る１０３がレイアウト上交差する部分において、前記信
号線１０１の下層にＶＤＤ電位（シールド電位）を与え
た信号線１０４を配置した。信号線１０４は信号線１０
２と同じくシールドとして働くため、信号線１０１と信
号線１０３の交差領域部以上の面積で交差領域部を覆う
ように配置することにより、信号線１０１はその下層に
おいてもシールドされ、耐ノイズ性の効果はさらに高く
なる。図２（ｂ）は、図２（ａ）を断面構造で見た図で
ある。ノイズに敏感なアナログ信号線である１０１をポ
リシリコン１、高周波のデジタル信号線である１０３を
ＡＬ２、信号線１０１と信号線１０３の間の配線層であ
る１０２をＡＬ１、信号線１０１の下層の配線層である
１０４をポリシリコン２で示した。１１２，１１３，１
１４，１１５は層間絶縁膜、１１０はパッシベーショ
ン、１１１は基盤である。これにより信号線１０１は、
信号線１０２，１０４により上下からシールドされるこ
とになり外部からの影響を受ける可能性は少なくなる。
本実施例では信号線１０１，１０２，１０３，１０４を
それぞれポリシリコン１，ＡＬ１，ＡＬ２，ポリシリコ
ン２で示したが、金属配線であれば違った材質を用いる
ことが出来る。
【００１４】図３（ａ）は、図２の実施例をさらに発展
させたレイアウト構成図である。ノイズに敏感なアナロ
グ信号線である１０１と、高周波のデジタル信号線であ
る１０３がレイアウト上交差する部分において、信号線
１０１の側面にＶＤＤ電位を与えた信号線である１０３
と１０４をつなぐコンタクト１０５を配置し、信号線１
０１の両側面においてもＶＤＤ電位でシールドすること
により信号線１０１の耐ノイズ性をさらに高める。
させたレイアウト構成図である。ノイズに敏感なアナロ
グ信号線である１０１と、高周波のデジタル信号線であ
る１０３がレイアウト上交差する部分において、信号線
１０１の側面にＶＤＤ電位を与えた信号線である１０３
と１０４をつなぐコンタクト１０５を配置し、信号線１
０１の両側面においてもＶＤＤ電位でシールドすること
により信号線１０１の耐ノイズ性をさらに高める。
【００１５】図３（ｂ）は、図３（ａ）を断面構造で見
た図である。ノイズに敏感なアナログ信号線１０１の側
面において接地電圧ＶＤＤを与えた信号線（シールド
線）である１０３と１０４をつなぐコンタクト１０５を
配置することにより、信号線１０１は側面においてもシ
ールドされることになり外部の影響をほとんど受けにく
くなる。
た図である。ノイズに敏感なアナログ信号線１０１の側
面において接地電圧ＶＤＤを与えた信号線（シールド
線）である１０３と１０４をつなぐコンタクト１０５を
配置することにより、信号線１０１は側面においてもシ
ールドされることになり外部の影響をほとんど受けにく
くなる。
【００１６】
【発明の効果】本発明によれば、同じ半導体集積回路中
から発生するデジタル回路のノイズが、ノイズに影響を
受けやすいアナログ回路へ及ぶのを、極めて簡単な追加
パターンにより抑えることが出来る。
から発生するデジタル回路のノイズが、ノイズに影響を
受けやすいアナログ回路へ及ぶのを、極めて簡単な追加
パターンにより抑えることが出来る。
【００１７】よって本発明は、チップ面積を増大させる
ことなく精度の高いアナログ・デジタル混在型半導体集
積装置を実現する一手段となる。
ことなく精度の高いアナログ・デジタル混在型半導体集
積装置を実現する一手段となる。
【図１】（ａ） 本発明の一実施例を示すレイアウト構
成図。 （ｂ）（ａ）のレイアウト構成を断面構造で見た図。
成図。 （ｂ）（ａ）のレイアウト構成を断面構造で見た図。
【図２】（ａ） 本発明の一実施例を示すレイアウト構
成図。 （ｂ）（ａ）のレイアウト構成を断面構造で見た図。
成図。 （ｂ）（ａ）のレイアウト構成を断面構造で見た図。
【図３】（ａ） 本発明の一実施例を示すレイアウト構
成図。 （ｂ）（ａ）のレイアウト構成を断面構造で見た図。
成図。 （ｂ）（ａ）のレイアウト構成を断面構造で見た図。
【図４】（ａ） 従来例の一実施例を示す回路図。 （ｂ） 従来例の一実施例を示す断面構造図。
１、２ 抵抗 ３ オペアンプ ４ Ｎｃｈ トランジスタ ５ 定電圧供給ライン ６ 高周波のデジタル信号線 ７ ６と８の信号線の交差部分 ８ オペアンプへのフィードバック信号線 ９、１０、１１ 層間絶縁幕 １０１ ノイズに敏感なアナログ信号線 １０２、１０４ 定電位を与えた信号線 １０３ 高周波のデジタル信号線 １０５ コンタクト １１０ パッシベーション １１１ 基板 １１２、１１３、１１４、１１５ 層間絶縁膜
Claims (3)
- 【請求項１】配線層を複数有する半導体集積装置におい
て、第１の配線層と第２の配線層を有し、前記第１の配
線層と前記第２の配線層の交差部分で、前記第１の配線
層と前記第２の配線層の間に第３の配線層を配置し、前
記第３の配線層は、前記第１の配線層と前記第２の配線
層の交差領域部以上の面積を有し、前記第３の配線層に
は定まった電位を与えることを特徴とする半導体集積装
置。 - 【請求項２】請求項１記載の半導体集積装置において、
前記第１の配線層の下層に第４の配線層を配置し、前記
第４の配線層は前記第１の配線層と前記第２の配線層の
交差領域部以上の面積を有し、さらに前記第４の配線層
に定まった電位を与えることを特徴とする半導体集積装
置。 - 【請求項３】請求項２記載の半導体集積装置において、
前記第１の配線層の側面に前記第３の配線層と前記第４
の配線層をつなぐコンタクトを配置し、前記第２の配線
層の側面にも定まった電位を与えることを特徴とする半
導体集積装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20672291A JPH0547943A (ja) | 1991-08-19 | 1991-08-19 | 半導体集積装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20672291A JPH0547943A (ja) | 1991-08-19 | 1991-08-19 | 半導体集積装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0547943A true JPH0547943A (ja) | 1993-02-26 |
Family
ID=16528026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20672291A Pending JPH0547943A (ja) | 1991-08-19 | 1991-08-19 | 半導体集積装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0547943A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05109913A (ja) * | 1991-10-19 | 1993-04-30 | Nec Corp | 半導体集積回路の配線構造 |
| JPH07147385A (ja) * | 1993-06-25 | 1995-06-06 | Nec Corp | 寄生容量の影響を低減できる半導体回路装置 |
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| US6853054B2 (en) | 2001-03-30 | 2005-02-08 | Fujitsu Quantum Devices Limited | High frequency semiconductor device |
| US7006030B2 (en) | 2003-05-09 | 2006-02-28 | Rohm Co., Ltd. | Semiconductor integrated circuit device and audio appliance employing it |
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| US7576382B2 (en) | 2005-02-02 | 2009-08-18 | Ricoh Company, Ltd. | Semiconductor integrated device and method of providing shield interconnection therein |
| JP2010232288A (ja) * | 2009-03-26 | 2010-10-14 | Oki Semiconductor Co Ltd | 半導体集積チップ |
-
1991
- 1991-08-19 JP JP20672291A patent/JPH0547943A/ja active Pending
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