JPH03222467A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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Publication number
JPH03222467A
JPH03222467A JP2019456A JP1945690A JPH03222467A JP H03222467 A JPH03222467 A JP H03222467A JP 2019456 A JP2019456 A JP 2019456A JP 1945690 A JP1945690 A JP 1945690A JP H03222467 A JPH03222467 A JP H03222467A
Authority
JP
Japan
Prior art keywords
noise
substrate
circuit
well
impurity concentration
Prior art date
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Pending
Application number
JP2019456A
Other languages
English (en)
Inventor
Hideki Ando
秀樹 安藤
Hirohisa Machida
町田　浩久
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2019456A priority Critical patent/JPH03222467A/ja
Publication of JPH03222467A publication Critical patent/JPH03222467A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits

Landscapes

  • Element Separation (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、デジタル回路等のノイズを発生し易い回路
及びアナログ回路等のノイズを受け易い回路が１つの半
導体基板に形成された半導体集積回路装置に関する。
〔従来の技術〕
第４図は従来のデジタル回路及びアナログ回路が１つの
半導体基板に形成された半導体集積回路装置の断面図で
あり、同図に示すように、Ｐ型の半導体基板１に第１．
第２のＰ型ウェル２，３が形成され、第１のＰ型ウェル
２にデジタル回路が形成され、第２のＰ型ウェル３にア
ナログ回路が形成される。
ところで、このような構成では、デジタル回路のスイッ
チング動作により第１のＰ型ウェル２に生じるノイズが
基板１を介して第２のＰ型ウェル３に伝達され、第２の
Ｐ型ウェル３のアナログ回路が伝達されたノイズの影響
によって誤動作するおそれがある。
すなわち、ノイズ伝達の等価回路図である第５図に示す
ように、ノイズ源４としてのデジタル回路で発生したノ
イズは、第１のＰ型ウェル２の等価抵抗５．基板１の等
価抵抗６及び第２のＰ型ウェル３の等価抵抗７を介して
第２のＰ型ウェル３のアナログ回路８に伝達される。
また、第６図に示すように、Ｎ型の半導体装置９に形成
された第１．第２のＮ型ウェル１０，１１に、それぞれ
デジタル回路及びアナログ回路が形成された場合にも、
前述したＰ型の場合と同様、デジタル回路で発生したノ
イズがアナログ回路に伝達される。
〔発明が解決しようとする課題〕
従来の半導体集積回路装置は以上のように構成されてお
り、基板１，９及びこれらと同一導電型の第１のＰ型ウ
ェル２．Ｎ型ウェル１０が直接電気的に接続されている
ため、前述のようにデジタル回路で発生したノイズがア
ナログ回路に伝達され易く、アナログ回路が誤動作し、
半導体集積回路装置の信頼性の低下を招くという問題点
があった。
この発明は、上記のような問題点に留意してなされたも
ので、ノイズを発生し易い回路からのノイズの、ノイズ
を受け易い回路への伝達を防止できるようにすることを
目的とする。
〔課題を解決するための手段〕
この発明に係る半導体集積回路装置は、半導体基板に形
成された前記基板と同一導電型の第１及び第２のウェル
に、それぞれノイズを発生し易い回路及びノイズを受け
易い回路が形成された半導体集積回路装置において、前
記第１のウェルを包被して前記基板に前記第１のウェル
と同一導電型の高不純物濃度層を形成し、前記高不純物
濃度層の電位を前記基板及び前記第１のウェルと同一に
したことを特徴としている。
〔作用〕
この発明においては、ノイズを発生し易い回路が形成さ
れる第１のウェルを包被して高不純物濃度層を形成し、
これを半導体基板及び第１のウェルと同一電位にしたた
め、ノイズを発生し易い回路で発生したノイズが高不純
物濃度層により吸収され、ノイズを受け易い回路へのノ
イズの伝達が防止される。
〔実施例〕
第１図はこの発明の半導体集積回路装置の一実施例の断
面図である。
同図において第４図と相違するのは、デジタル回路が形
成された第１のＰ型ウェル２を包被してＰ型の半導体基
板１に、第１のＰ型ウェル２と同一導電型の高不純物濃
度層であるＰ　層１２を形成し、このＰ＋層を基板１．
第１のＰ型ウェル２と同様に接地してこれらと同一電位
にしたことである。
そして、この場合のノイズ伝達の等価回路図は第２図に
示すようになり、第１のＰ型ウェル２の等価抵抗５及び
基板１の等価抵抗６の接続点と接地との間に、Ｐ　層１
２の等価抵抗１３か設けられることになる。
このとき、Ｐ＋層１２の等価抵抗１３の抵抗値は、他の
等価抵抗５，６．７の抵抗値に比べて小さいため、ノイ
ズ源としてのデジタル回路で発生したノイズは第１のＰ
型ウェル２の等価抵抗５及びＰ＋層１２の等゛価抵抗１
３を介して接地へ伝達される。
従って、デジタル回路で発生したノイズが従来のように
基板１を介してアナログ回路に伝達されることを防止で
き、アナログ回路のノイズによる誤動作を防止すること
が可能となる。
つぎに、第３図はこの発明の他の実施例の断面図を示し
、同図において第６図と相違するのは、デジタル回路が
形成された第１のＮ型ウェル１０を包被してＮ型の半導
体基板９に、第１のＮ型ウェル１０と同一導電型の高不
純物濃度層であるＮ＋層１４を形成し、このＮ＋層を基
板９．第１のＮ型ウェル１０と同じ正電源１５に接続し
てこれらと同一電位にしたことてあり、この場合前述し
た一実施例と同等の効果を得ることができる。
なお、上記各実施例では、ノイズを発生し易い回路とし
てデジタル回路を形成し、ノイズを受け易い回路として
アナログ回路を形成したが、特にこれらに限られるもの
ではない。
また、上記各実施例では、半導体基板１．９にウェルを
２個形成した場合について説明したが、３個以上のウェ
ルを同一基板に形成し、各ウェルにノイズを発生し易い
回路、ノイズを受け易い回路を適宜形成した場合であっ
ても、この発明を同様に実施することができる。
〔発明の効果〕
以上のように、この発明によれば、ノイズを発生し易い
回路が形成される第１のウェルを包被して高不純物濃度
層を形成し、これを半導体基板及び第１のウェルと同一
電位にしたため、ノイズを発生し易い回路で発生したノ
イズを高不純物濃度層により吸収することができ、ノイ
ズを受け易い回路がノイズにより誤動作することを防止
でき、動作の安定した信頼性の高い半導体集積回路装置
を提供することが可能となる。
【図面の簡単な説明】
第１図はこの発明の半導体集積回路装置の一実施例の断
面図、第２図は第１図の等価回路図、第３図はこの発明
の他の実施例の断面図、第４図は従来の半導体集積回路
装置の断面図、第５図は第４図の等価回路図、第６図は
従来の他の例の断面図である。 図において、１．９は半導体基板、２．３は第１、第２
のＰ型ウェル、１２はＰ＋層、１０，１１は第１．第２
のＮ型ウェル、１４はＮ＋層である。 なお、各図中同一符号は同一または相当部分を示す。

Claims (1)

    【特許請求の範囲】
  1. （１）半導体基板に形成された前記基板と同一導電型の
    第１及び第２のウェルに、それぞれノイズを発生し易い
    回路及びノイズを受け易い回路が形成された半導体集積
    回路装置において、 前記第１のウェルを包被して前記基板に前記第１のウェ
    ルと同一導電型の高不純物濃度層を形成し、前記高不純
    物濃度層の電位を前記基板及び前記第１のウェルと同一
    にしたことを特徴とする半導体集積回路装置。
JP2019456A 1990-01-29 1990-01-29 半導体集積回路装置 Pending JPH03222467A (ja)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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