JPH02111063A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH02111063A JPH02111063A JP63264880A JP26488088A JPH02111063A JP H02111063 A JPH02111063 A JP H02111063A JP 63264880 A JP63264880 A JP 63264880A JP 26488088 A JP26488088 A JP 26488088A JP H02111063 A JPH02111063 A JP H02111063A
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- Japan
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- power supply
- voltage
- circuit block
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- 230000002457 bidirectional effect Effects 0.000 claims abstract description 5
- 239000000758 substrate Substances 0.000 abstract description 4
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に関し、特に、電源の共通
インピーダンスによる雑音の回り込みが問題となるアナ
ログ・デジタル混在型の半導体集積回路装置に関する。
インピーダンスによる雑音の回り込みが問題となるアナ
ログ・デジタル混在型の半導体集積回路装置に関する。
従来、この種の半導体集積回路は第２図に示すように、
半導体基板１上で第一の電′ａ電圧が与えられ直接に接
続されていない第一の電源端子２及び第二の電源端子３
と、第二の電源電圧が与えられ直接に接続されていない
第三の電源端子４及び第四の電源端子５がそれぞれアナ
ログ回路ブロック６とデジタル回路ブロック７とに接続
され、アナログ回路ブロック６とデジタル回路ブロック
７は半導体集積回路内で同一の電源電圧に対して共通イ
ンピーダンスを持たないようになっている。
半導体基板１上で第一の電′ａ電圧が与えられ直接に接
続されていない第一の電源端子２及び第二の電源端子３
と、第二の電源電圧が与えられ直接に接続されていない
第三の電源端子４及び第四の電源端子５がそれぞれアナ
ログ回路ブロック６とデジタル回路ブロック７とに接続
され、アナログ回路ブロック６とデジタル回路ブロック
７は半導体集積回路内で同一の電源電圧に対して共通イ
ンピーダンスを持たないようになっている。
上述した従来の半導体集積回路装置は、ＩＣＣパラゲー
ジアセンプＶするときや、パッケージング後プリント基
板上に実装されるまでの間に、静電気等によって同一の
電源電圧を供給し直接接続していない電源端子間に高い
電圧が印加されると、破壊され易いという欠点があった
。
ジアセンプＶするときや、パッケージング後プリント基
板上に実装されるまでの間に、静電気等によって同一の
電源電圧を供給し直接接続していない電源端子間に高い
電圧が印加されると、破壊され易いという欠点があった
。
本発明の目的は前記課題を解決した半導体集積回路装置
を提供することにある。
を提供することにある。
前記目的を達成するため、本発明は同一の電源電圧が互
いに直接接続していない複数の電源端子より供給される
半導体集積回路装置において、ＭＯＳトランジスタの対
を並列に接続して構成した双方向の電源雑音を遮断する
回路を、前記電源端子間に結線したものである。
いに直接接続していない複数の電源端子より供給される
半導体集積回路装置において、ＭＯＳトランジスタの対
を並列に接続して構成した双方向の電源雑音を遮断する
回路を、前記電源端子間に結線したものである。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す回路図である。
図において、半導体基板１上に形成されたアナログ回路
ブロック６に第一の電源電圧を供給する第一の電源端子
２と、第二の電源電圧を供給する第三の電源端子４とを
接続し、デジタル回路ブロック７に第一の電源電圧を供
給する第二の電源端子３と第二の電源電圧を供給する第
四の電源端子５を接続した構成において、本発明は双方
向の電源雑音を遮断する雑音遮断回路Ｃ，，Ｃ，を、電
源端子２と３．４と５の間に結線したものである。
ブロック６に第一の電源電圧を供給する第一の電源端子
２と、第二の電源電圧を供給する第三の電源端子４とを
接続し、デジタル回路ブロック７に第一の電源電圧を供
給する第二の電源端子３と第二の電源電圧を供給する第
四の電源端子５を接続した構成において、本発明は双方
向の電源雑音を遮断する雑音遮断回路Ｃ，，Ｃ，を、電
源端子２と３．４と５の間に結線したものである。
該回路ＣＩ、 Ｃｘは、同一導電型のＭＯＳトランジス
タの対の組合せ回路によって構成している。
タの対の組合せ回路によって構成している。
すなわち、一方の雑音遮断回路Ｃ５は、第一の８ＭＯ３
）ランジスタ８のドレイン電極と第二のＮＭＯＳトラン
ジスタ９のソース電極とを接続し、第二のＮＭＯＳトラ
ンジスタ９のドレイン電極と第一のＮＭＯＳトランジス
タ８のソース電極とを接続し、第一の８ＭＯ３）ランジ
スタ８のゲート電極と第一の８ＭＯ３）ランジスタ８の
トレイン電極とを接続し、第二のＮＭＯＳトランジスタ
９のゲート電極と第二のＮＭＯＳトランジスタ９のドレ
イン電極とを接続し、第一の８ＭＯ３）ランジスタ８の
バックゲート電極を第一の８ＭＯ３）ランジスタ８のソ
ース電極に接続し、第二のＮＭＯＳトランジスタ９のバ
ックゲート電極を第二〇ＮＭＯＳトランジスタ９のソー
ス電極に接続することにより構成し、該回路Ｃ３を第一
の電源端子２と第二の電源端子３の間に結線する。他方
の雑音遮断回路Ｃ２は、第一のＰＭＯＳトランジスタ１
０のドレインｔＳと第二のＰＭＯＳトランジスタ１１の
ソース電極とを接続し、第二のＰＭＯＳトランジスタ１
１のドレイン’＄４１と第一のＰＭＯ３）ランジスタ１
０のソース電極とを接続し、第一のＰＭＯＳトランジス
タ１０のゲート電（至）を第一のＰＭＯＳトランジスタ
１０のドレイン電極に接続し、第二のＰＭＯＳトランジ
スタ１１のゲート電極を第二のＰＭＯ３）ランジスタ１
１のドレイン電極に接続し、第一のＰＭＯＳトランジス
タ１０のバックゲート重臣を第一のＰＭＯＳトランジス
タ１０のソース電極に接続し、第二のＰＭＯＳＭＯＳト
ランジスタ１１クゲート’４％を第二のＰＭＯ３）ラン
ジスタ１１のソース電極に接続することにより構成し、
該回路Ｃ２を第三の電源端子４と第四の電源端子５の間
に結線する。
）ランジスタ８のドレイン電極と第二のＮＭＯＳトラン
ジスタ９のソース電極とを接続し、第二のＮＭＯＳトラ
ンジスタ９のドレイン電極と第一のＮＭＯＳトランジス
タ８のソース電極とを接続し、第一の８ＭＯ３）ランジ
スタ８のゲート電極と第一の８ＭＯ３）ランジスタ８の
トレイン電極とを接続し、第二のＮＭＯＳトランジスタ
９のゲート電極と第二のＮＭＯＳトランジスタ９のドレ
イン電極とを接続し、第一の８ＭＯ３）ランジスタ８の
バックゲート電極を第一の８ＭＯ３）ランジスタ８のソ
ース電極に接続し、第二のＮＭＯＳトランジスタ９のバ
ックゲート電極を第二〇ＮＭＯＳトランジスタ９のソー
ス電極に接続することにより構成し、該回路Ｃ３を第一
の電源端子２と第二の電源端子３の間に結線する。他方
の雑音遮断回路Ｃ２は、第一のＰＭＯＳトランジスタ１
０のドレインｔＳと第二のＰＭＯＳトランジスタ１１の
ソース電極とを接続し、第二のＰＭＯＳトランジスタ１
１のドレイン’＄４１と第一のＰＭＯ３）ランジスタ１
０のソース電極とを接続し、第一のＰＭＯＳトランジス
タ１０のゲート電（至）を第一のＰＭＯＳトランジスタ
１０のドレイン電極に接続し、第二のＰＭＯＳトランジ
スタ１１のゲート電極を第二のＰＭＯ３）ランジスタ１
１のドレイン電極に接続し、第一のＰＭＯＳトランジス
タ１０のバックゲート重臣を第一のＰＭＯＳトランジス
タ１０のソース電極に接続し、第二のＰＭＯＳＭＯＳト
ランジスタ１１クゲート’４％を第二のＰＭＯ３）ラン
ジスタ１１のソース電極に接続することにより構成し、
該回路Ｃ２を第三の電源端子４と第四の電源端子５の間
に結線する。
本発明において、ＭｏＳトランジスタのスレッショルド
電圧は０．７Ｖ程度で、ゲートｉＳ ｆ＆とバックゲー
ト電極の電位差が０．７Ｖ以上でないと電流は流れない
から、少なくとも０．７ｖ以下の電源雑音はデジタル回
路ブロック７からアナログ回路ブロック６に回り込むこ
とはない。
電圧は０．７Ｖ程度で、ゲートｉＳ ｆ＆とバックゲー
ト電極の電位差が０．７Ｖ以上でないと電流は流れない
から、少なくとも０．７ｖ以下の電源雑音はデジタル回
路ブロック７からアナログ回路ブロック６に回り込むこ
とはない。
以上説明したように本発明によれば、同一の電源電圧を
供給し互いに直接接続していない電源端子間にＭｏ３）
−ランジスタのスレッショルド電圧以上の電圧が静電気
等によって印加されても、ＭＯＳトランジスタがオンし
電荷がＭｏＳトランジスタを通り放電されるので、半導
体集積回路装置の回路ブロック内で破壊が発生しないと
いう効果がある。
供給し互いに直接接続していない電源端子間にＭｏ３）
−ランジスタのスレッショルド電圧以上の電圧が静電気
等によって印加されても、ＭＯＳトランジスタがオンし
電荷がＭｏＳトランジスタを通り放電されるので、半導
体集積回路装置の回路ブロック内で破壊が発生しないと
いう効果がある。
第１図は本発明の半導体集積回路装置を示す回路図、第
２図は従来の半導体集積回路装置を示す回路図である。 １・・・半導体基板 ２．３．４．５・・・電源端子 ６・・・アナログ回路ブロック ７・・・デジタル回路ブロック ８．９・・・８ＭＯ３）ランジスタ １０、１１・・・ＰＭＯ３）ランジスタＣ１，Ｃｘ・・
・雑音遮断回路 特許出願人 日本電気株式会社 ブ ２．ミ４．５ 、グど２．／／ Ｃろと二？ 杏掌体湛戚 電澱躊子 ／′″オコグ回烙ブ’０７″ デ′シタ７ノＬ／＠基プ゛ロック 〜ＨＯ５）−ヲンジズク ＰＭＯＳ ＋−チンジズク 逓音遮所凹蘂 第１図
２図は従来の半導体集積回路装置を示す回路図である。 １・・・半導体基板 ２．３．４．５・・・電源端子 ６・・・アナログ回路ブロック ７・・・デジタル回路ブロック ８．９・・・８ＭＯ３）ランジスタ １０、１１・・・ＰＭＯ３）ランジスタＣ１，Ｃｘ・・
・雑音遮断回路 特許出願人 日本電気株式会社 ブ ２．ミ４．５ 、グど２．／／ Ｃろと二？ 杏掌体湛戚 電澱躊子 ／′″オコグ回烙ブ’０７″ デ′シタ７ノＬ／＠基プ゛ロック 〜ＨＯ５）−ヲンジズク ＰＭＯＳ ＋−チンジズク 逓音遮所凹蘂 第１図
Claims (1)
- （１）同一の電源電圧が互いに直接接続していない複数
の電源端子より供給される半導体集積回路装置において
、ＭＯＳトランジスタの対を並列に接続して構成した双
方向の電源雑音を遮断する回路を、前記電源端子間に結
線したことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63264880A JPH02111063A (ja) | 1988-10-20 | 1988-10-20 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63264880A JPH02111063A (ja) | 1988-10-20 | 1988-10-20 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02111063A true JPH02111063A (ja) | 1990-04-24 |
Family
ID=17409509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63264880A Pending JPH02111063A (ja) | 1988-10-20 | 1988-10-20 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02111063A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03234063A (ja) * | 1990-02-09 | 1991-10-18 | Sharp Corp | 半導体集積回路 |
| EP0750348A1 (en) * | 1995-06-22 | 1996-12-27 | Nec Corporation | Semiconductor device with electromagnetic radiation reduced |
| JPH09321225A (ja) * | 1996-05-30 | 1997-12-12 | Nec Corp | 半導体集積回路装置 |
-
1988
- 1988-10-20 JP JP63264880A patent/JPH02111063A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03234063A (ja) * | 1990-02-09 | 1991-10-18 | Sharp Corp | 半導体集積回路 |
| EP0750348A1 (en) * | 1995-06-22 | 1996-12-27 | Nec Corporation | Semiconductor device with electromagnetic radiation reduced |
| US5708372A (en) * | 1995-06-22 | 1998-01-13 | Nec Corporation | Semiconductor device with electromagnetic radiation reduced |
| JPH09321225A (ja) * | 1996-05-30 | 1997-12-12 | Nec Corp | 半導体集積回路装置 |
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