JPS63119562A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63119562A JPS63119562A JP26502386A JP26502386A JPS63119562A JP S63119562 A JPS63119562 A JP S63119562A JP 26502386 A JP26502386 A JP 26502386A JP 26502386 A JP26502386 A JP 26502386A JP S63119562 A JPS63119562 A JP S63119562A
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- diffusion layer
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明は集積回路を構成する半導体装置に関するもので
、特に入力保餓耐圧の向上に使用されるものである。
、特に入力保餓耐圧の向上に使用されるものである。
（従来の技術）
従来、半導体集積回路にはその外部導出ピンからのサー
ジに対する入力保護耐圧向上のため、第３図に示すよう
な入力保護耐圧が設けられている。即ち？ンディング用
の入力端子１には保護用の抵抗２の一端が接続されてお
り、この抵抗２の他端にはＭＯＳ ）ランジスタ３のソ
ース、ドレイン間の一端が接続されており、このトラン
ジスタ３の他端は基準電位であるアースに接続されてい
る。
ジに対する入力保護耐圧向上のため、第３図に示すよう
な入力保護耐圧が設けられている。即ち？ンディング用
の入力端子１には保護用の抵抗２の一端が接続されてお
り、この抵抗２の他端にはＭＯＳ ）ランジスタ３のソ
ース、ドレイン間の一端が接続されており、このトラン
ジスタ３の他端は基準電位であるアースに接続されてい
る。
このような構成で入力端子１に過大な電圧（サージ）が
印加された場合、トランジスタ３にブレークダウンが生
じて、入力端子１に印加されたサージがトランジスタ３
を介してアースに逃がされる。また抵抗２によってトラ
ンジスタ３に流れる電流の値が制限され、トランジスタ
３の熱的破壊も未然に防止される。
印加された場合、トランジスタ３にブレークダウンが生
じて、入力端子１に印加されたサージがトランジスタ３
を介してアースに逃がされる。また抵抗２によってトラ
ンジスタ３に流れる電流の値が制限され、トランジスタ
３の熱的破壊も未然に防止される。
ところが外部導出ピンに連らなるｖｃｃ（ｇＬ源）端子
には上記保護回路は用いられておらず、第４図のように
直接拡散層１１へ接続されている。これは保護用の抵抗
により遅延、ノイズ等が生じ、悪影響を及ぼすからであ
る。
には上記保護回路は用いられておらず、第４図のように
直接拡散層１１へ接続されている。これは保護用の抵抗
により遅延、ノイズ等が生じ、悪影響を及ぼすからであ
る。
（発明が解決しようとする問題点）
しかし第４図の構成では、集積回路素子の微細化に伴な
って拡散層１１の接合深さが浅くなっているため、ｖｃ
ｃ端子に高電圧が印加された際に、拡散層１１とのコン
タクト部１２においてｖｃｃ配線１３と基板１０とが短
絡する問題が生じ九。
って拡散層１１の接合深さが浅くなっているため、ｖｃ
ｃ端子に高電圧が印加された際に、拡散層１１とのコン
タクト部１２においてｖｃｃ配線１３と基板１０とが短
絡する問題が生じ九。
そこで本発明の目的は、電源系統の入力保護耐圧の向上
を図ることができる半導体装置を提供することにある。
を図ることができる半導体装置を提供することにある。
（問題点を解決する九めの手段と作用）本発明は上記目
的を達成するため、半導体基板に形成した電源ｖｃｃが
接続される拡散層の接合深さを、他の同導電型の拡散層
の接合深さよりも深くして、入力保護耐圧の向上を図っ
たものである。
的を達成するため、半導体基板に形成した電源ｖｃｃが
接続される拡散層の接合深さを、他の同導電型の拡散層
の接合深さよりも深くして、入力保護耐圧の向上を図っ
たものである。
（実施例）
以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例の断面図で、Ｐ型のシリコン基板２１に素
子分離領域（絶縁膜）２２が形成され、素子分離領域２
２の両端にはＮ＋型型数散層２３２４が形成されている
。更に絶縁膜２５が形成され、Ｎ”！拡散層と接続する
ためにそれぞれコンタクトホール２６，２７が開口され
ている。
図は同実施例の断面図で、Ｐ型のシリコン基板２１に素
子分離領域（絶縁膜）２２が形成され、素子分離領域２
２の両端にはＮ＋型型数散層２３２４が形成されている
。更に絶縁膜２５が形成され、Ｎ”！拡散層と接続する
ためにそれぞれコンタクトホール２６，２７が開口され
ている。
そしてこのコンタクトホール２６．２７を埋めるように
それぞれ金属配線２８．２９が設けられている。これら
配線上にはパシベーション膜３ノが形成され、配線２８
上のノＪ？シペーシ、ン膜にｖｃｃ端子３０（ボンディ
ング／４ツド）が設けられる。
それぞれ金属配線２８．２９が設けられている。これら
配線上にはパシベーション膜３ノが形成され、配線２８
上のノＪ？シペーシ、ン膜にｖｃｃ端子３０（ボンディ
ング／４ツド）が設けられる。
このようにｖｃｃ端子３０に接続されるＮ＋型型数散層
２３、他のＮ＋型型数散層２４りも接合深さが深い構造
になっている。この結果ｖｃｃ端子３ｏに集積回路の外
部導出ピンから高電圧（サージ）が印加されても、金属
配線２８と基板２ノの短絡は充分防止できる。これによ
り入力保護耐圧の向上を図ることができるものである。
２３、他のＮ＋型型数散層２４りも接合深さが深い構造
になっている。この結果ｖｃｃ端子３ｏに集積回路の外
部導出ピンから高電圧（サージ）が印加されても、金属
配線２８と基板２ノの短絡は充分防止できる。これによ
り入力保護耐圧の向上を図ることができるものである。
なお第１図でｖｃｃ端子３０が接続されるＮ＋型型数散
層２３、例えば拡散係数の大きい Ｐイオンを用いてイ
オン注入法により形成できる。
層２３、例えば拡散係数の大きい Ｐイオンを用いてイ
オン注入法により形成できる。
第２図は本発明の他の実施例を示す。これは第１図の場
合と同様１ｃＮ＋型拡散層２３．２４と接続するために
コンタクトホール２６．２７−１）Ｅ開口されている。
合と同様１ｃＮ＋型拡散層２３．２４と接続するために
コンタクトホール２６．２７−１）Ｅ開口されている。
この場合の特徴は、コンタクトホール２６直下のＮ＋型
型数散層２３のみ、他のＮ＋型型数散層２４りも接合深
さが深い構造になっている。
型数散層２３のみ、他のＮ＋型型数散層２４りも接合深
さが深い構造になっている。
第２図のような構造でも金属配線２８と基板２ノとの短
絡を防止でき、入力保護耐圧の向上を図ることができる
。コンタクトホール２６直下のＮ１拡散層２３１の形成
方法としては、コンタクトホール開口後３１Ｐ＋イオン
のイオン注入法、またはＰＳＧ膜からの固相拡散、Ｎ型
の不純物を含む多結晶シリコン膜からの拡散等がある。
絡を防止でき、入力保護耐圧の向上を図ることができる
。コンタクトホール２６直下のＮ１拡散層２３１の形成
方法としては、コンタクトホール開口後３１Ｐ＋イオン
のイオン注入法、またはＰＳＧ膜からの固相拡散、Ｎ型
の不純物を含む多結晶シリコン膜からの拡散等がある。
なお本発明は上記実施例のみに限られず種々の応用が可
能である。例えば本発明は、第１導電型基板上に形成さ
れ集積回路外部からの電源端子が接続される第２導電型
の拡散層の接合深さを、他の第２導電盟の拡散層の接合
深さよりも深くシ念ことが特徴であるが、前記基板に第
２導電型のウェル層が設けられる場合、該ウェル層は前
記能の第２導電型の拡散層には含まれ々い。また上記各
実施例とは別に、第１導電型基板に第２導電型つエル層
を設け、このウェル層内に互に隣接しがっｖｃｃ端子に
接続される第１導電壓層、第２導電型層を設ける場合が
ある。この時ｖｃｃ端子に接続される前記第１導電型層
の接合深さを、他の第１導電型の拡散層より深くしても
よいし、ｖｃｃ端子に接続される前記第２導電型層の接
合深さを、他の第２導電型の拡散層より深くした構成と
することもできる。
能である。例えば本発明は、第１導電型基板上に形成さ
れ集積回路外部からの電源端子が接続される第２導電型
の拡散層の接合深さを、他の第２導電盟の拡散層の接合
深さよりも深くシ念ことが特徴であるが、前記基板に第
２導電型のウェル層が設けられる場合、該ウェル層は前
記能の第２導電型の拡散層には含まれ々い。また上記各
実施例とは別に、第１導電型基板に第２導電型つエル層
を設け、このウェル層内に互に隣接しがっｖｃｃ端子に
接続される第１導電壓層、第２導電型層を設ける場合が
ある。この時ｖｃｃ端子に接続される前記第１導電型層
の接合深さを、他の第１導電型の拡散層より深くしても
よいし、ｖｃｃ端子に接続される前記第２導電型層の接
合深さを、他の第２導電型の拡散層より深くした構成と
することもできる。
［発明の効果コ
以上説明した如く本発明によれば、集積回路の外部導出
ピンに接続される回路系統のみならず、電源系統の入力
保護耐圧の向上を図ることができるものである。
ピンに接続される回路系統のみならず、電源系統の入力
保護耐圧の向上を図ることができるものである。
第１図、第２図は本発明の各実施例の断面図、第３図は
一般的な入力保護回路図、第４図Ｆｉｖｃｃ端子が接続
されている部分の断面図である。 ２）・・・Ｐ型シリコン基板、２２・・・素子分離領域
、２３．２３１・・・ｖｃｃが接続される拡散層、２４
・・・他の拡散層、２６．２７・・・コンタクトホール
、２８．２９・・・金属配線、３ｏ・・・ｖｃｃ端子。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第４図
一般的な入力保護回路図、第４図Ｆｉｖｃｃ端子が接続
されている部分の断面図である。 ２）・・・Ｐ型シリコン基板、２２・・・素子分離領域
、２３．２３１・・・ｖｃｃが接続される拡散層、２４
・・・他の拡散層、２６．２７・・・コンタクトホール
、２８．２９・・・金属配線、３ｏ・・・ｖｃｃ端子。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第４図
Claims (6)
- （１）第１導電型の半導体基板上に形成され集積回路外
部からの電源端子が接続される第２導電塵の拡散層の接
合深さを他の第２導電型の拡散層の接合深さよりも深く
したことを特徴とする半導体装置。 - （２）前記半導体基板に第２導電型のウェル層が設けら
れる場合、該ウェル層は前記他の第２導電型の拡散層に
は含まれないことを特徴とする特許請求の範囲第１項に
記載の半導体装置。 - （３）前記電源端子が接続されるコンタクトホール直下
の拡散のみその接合深さを前記他の第２導電型の拡散層
の接合深さよりも深くしたことを特徴とする特許請求の
範囲第１項に記載の半導体装置。 - （４）前記電源端子が接続される拡散層を前記他の拡散
層と同導電型の異なる不純物で形成したことを特徴とす
る特許請求の範囲第１項に記載の半導体装置。 - （５）前記半導体基板に形成した第２導電型のウェル層
に、少なくとも電源端子が接続される第２導電量の拡散
層の接合深さを他の第２導電型の拡散層より深くしたこ
とを特徴とする特許請求の範囲第１項に記載の半導体装
置。 - （６）前記半導体基板に形成した第２導電型のウェル層
に、少なくとも電源端子が接続される第１導電量の拡散
層の接合深さを他の第１導電型の拡散層より深くしたこ
とを特徴とする特許請求の範囲第１項に記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26502386A JPS63119562A (ja) | 1986-11-07 | 1986-11-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26502386A JPS63119562A (ja) | 1986-11-07 | 1986-11-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63119562A true JPS63119562A (ja) | 1988-05-24 |
Family
ID=17411507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26502386A Pending JPS63119562A (ja) | 1986-11-07 | 1986-11-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63119562A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58200565A (ja) * | 1982-05-19 | 1983-11-22 | Hitachi Ltd | 半導体装置 |
-
1986
- 1986-11-07 JP JP26502386A patent/JPS63119562A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58200565A (ja) * | 1982-05-19 | 1983-11-22 | Hitachi Ltd | 半導体装置 |
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