JPH0758737B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0758737B2 JPH0758737B2 JP4058162A JP5816292A JPH0758737B2 JP H0758737 B2 JPH0758737 B2 JP H0758737B2 JP 4058162 A JP4058162 A JP 4058162A JP 5816292 A JP5816292 A JP 5816292A JP H0758737 B2 JPH0758737 B2 JP H0758737B2
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- Japan
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- resistor
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- width
- polycrystalline silicon
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置、特にＭＯＳ
型電界効果トランジスタの集積装置（以下ＭＯＳＩＣと
略記する）に関し、特に入力保護回路の構造に関するも
のである。
型電界効果トランジスタの集積装置（以下ＭＯＳＩＣと
略記する）に関し、特に入力保護回路の構造に関するも
のである。
【０００２】
【従来の技術】ＭＯＳＩＣの静電気等の過大サージによ
る破壊現象は、その開発当初からの問題であったため、
これまでに各種の対策が提案され、改良の手が加えられ
てきた。
る破壊現象は、その開発当初からの問題であったため、
これまでに各種の対策が提案され、改良の手が加えられ
てきた。
【０００３】従来の相補型絶縁ゲート半導体集積装置
（以下Ｃ−ＭＯＳＩＣと略す）の入出力端子における代
表的な破壊保護回路は、図１に示す如く、ボンディング
パット１に入った信号が、保護抵抗２、クランプ保護ダ
イオード３に電位を与えたのち、Ｃ−ＭＯＳＩＣの入力
ゲート４に伝えられる回路になっており、その保護抵抗
２は、図２（ａ）に示す如く、Ｎ型半導体１０１中に設
けられた。該半導体基板１０１の導電型とは異なる導電
型、即ちＰ型拡散層１０２によって形成されるか、図２
（ｂ）に示す如く、半導体基板１０１の表面上にゲート
酸化膜以外の絶縁酸化膜（以下フィールド酸化膜と呼
ぶ）１０３を形成させ、次いで、フィールド酸化膜１０
３の表面上に多結晶シリコン層１０５を設けることによ
って、上記保護抵抗２が得られている。
（以下Ｃ−ＭＯＳＩＣと略す）の入出力端子における代
表的な破壊保護回路は、図１に示す如く、ボンディング
パット１に入った信号が、保護抵抗２、クランプ保護ダ
イオード３に電位を与えたのち、Ｃ−ＭＯＳＩＣの入力
ゲート４に伝えられる回路になっており、その保護抵抗
２は、図２（ａ）に示す如く、Ｎ型半導体１０１中に設
けられた。該半導体基板１０１の導電型とは異なる導電
型、即ちＰ型拡散層１０２によって形成されるか、図２
（ｂ）に示す如く、半導体基板１０１の表面上にゲート
酸化膜以外の絶縁酸化膜（以下フィールド酸化膜と呼
ぶ）１０３を形成させ、次いで、フィールド酸化膜１０
３の表面上に多結晶シリコン層１０５を設けることによ
って、上記保護抵抗２が得られている。
【０００４】
【発明が解決しようとする課題】ところが、現在の様に
ＭＯＳＩＣの集積密度が一段と高まると、従来の対策を
そのまま上記ＭＯＳＩＣに用いることは、ＭＯＳ型電界
効果トランジスタのフィールド酸化膜の静電気破壊や、
ＭＯＳＩＣ内に必然的に存在してしまう、寄生サイリス
ターのターンオン現象（以下ラッチアップ現象と呼ぶ）
を招く結果になる。
ＭＯＳＩＣの集積密度が一段と高まると、従来の対策を
そのまま上記ＭＯＳＩＣに用いることは、ＭＯＳ型電界
効果トランジスタのフィールド酸化膜の静電気破壊や、
ＭＯＳＩＣ内に必然的に存在してしまう、寄生サイリス
ターのターンオン現象（以下ラッチアップ現象と呼ぶ）
を招く結果になる。
【０００５】つまり、この様な構造によって静電気等の
破壊耐量は向上してきたが、上記でも説明した様に、Ｍ
ＯＳＩＣが高集積化されると、Ｐ型拡散層１０２による
保護抵抗２の形成は、Ｃ−ＭＯＳＩＣ特有のラッチアッ
プ現象を引き起こし易くするという欠点を有している。
ところで、このラッチアップ現象は、従来の半導体装
置、例えば、特公昭５５−２９１３９号公報の明細書に
示されている如く、半導体基板中に高濃度拡散層を設け
た構造で半導体基板の電位勾配をなくし、かつＭＯＳ型
電界効果トランジスタのマスク上のレイアウトを変更す
ることによって、寄生サイリスタ特性を劣化させて、生
じにくくすることが可能であるが、高集積度のＭＯＳＩ
Ｃにおいては、更に上記Ｐ+ 拡散層１０２に代わり、保
護抵抗として多結晶シリコン層１０５を採用するのが望
ましい。しかるに該多結晶シリコン層による高抵抗値
の、即ち、多結晶シリコン長Ｌ／多結晶シリコン幅Ｗの
値が大きい保護抵抗を設けると、ボンディングパッド１
に加わった静電気等による過大電圧が、保護抵抗２を通
じて中和されるのに要する時間は長くなり、フィールド
酸化膜１０３の破壊をもたらすという問題点を有する。
また、高密度化が進むにつれて、ＭＯＳＩＣの入力ゲー
トに入力する電流量も相対的に大きくなるという問題を
有する。即ち、保護抵抗は、ボンディングパッド１にか
かった静電気等による過大サージ電圧を徐々にＭＯＳ型
電界効果トランジスタ及び破壊防止用素子を有する内部
回路側に逃がすことにより、ＭＯＳ型電界効果トランジ
スタの破壊を防止する役割を持つものである。この点だ
けに着目すれば、保護抵抗の抵抗値は、高いほど保護性
能は良い。しかしながら、保護抵抗の抵抗値が高いと、
いつまでもボンディングパッド付近に過大サージ電圧が
かかった状態が続くので、逆に半導体装置のフィールド
絶縁膜の絶縁膜破壊を引き起こし易くなる。
破壊耐量は向上してきたが、上記でも説明した様に、Ｍ
ＯＳＩＣが高集積化されると、Ｐ型拡散層１０２による
保護抵抗２の形成は、Ｃ−ＭＯＳＩＣ特有のラッチアッ
プ現象を引き起こし易くするという欠点を有している。
ところで、このラッチアップ現象は、従来の半導体装
置、例えば、特公昭５５−２９１３９号公報の明細書に
示されている如く、半導体基板中に高濃度拡散層を設け
た構造で半導体基板の電位勾配をなくし、かつＭＯＳ型
電界効果トランジスタのマスク上のレイアウトを変更す
ることによって、寄生サイリスタ特性を劣化させて、生
じにくくすることが可能であるが、高集積度のＭＯＳＩ
Ｃにおいては、更に上記Ｐ+ 拡散層１０２に代わり、保
護抵抗として多結晶シリコン層１０５を採用するのが望
ましい。しかるに該多結晶シリコン層による高抵抗値
の、即ち、多結晶シリコン長Ｌ／多結晶シリコン幅Ｗの
値が大きい保護抵抗を設けると、ボンディングパッド１
に加わった静電気等による過大電圧が、保護抵抗２を通
じて中和されるのに要する時間は長くなり、フィールド
酸化膜１０３の破壊をもたらすという問題点を有する。
また、高密度化が進むにつれて、ＭＯＳＩＣの入力ゲー
トに入力する電流量も相対的に大きくなるという問題を
有する。即ち、保護抵抗は、ボンディングパッド１にか
かった静電気等による過大サージ電圧を徐々にＭＯＳ型
電界効果トランジスタ及び破壊防止用素子を有する内部
回路側に逃がすことにより、ＭＯＳ型電界効果トランジ
スタの破壊を防止する役割を持つものである。この点だ
けに着目すれば、保護抵抗の抵抗値は、高いほど保護性
能は良い。しかしながら、保護抵抗の抵抗値が高いと、
いつまでもボンディングパッド付近に過大サージ電圧が
かかった状態が続くので、逆に半導体装置のフィールド
絶縁膜の絶縁膜破壊を引き起こし易くなる。
【０００６】そこで本発明はこのような問題点を解決す
るもので、その目的とするところは、ＭＯＳＩＣの入出
力端子と破壊防止用素子を接続する多結晶シリコン層の
長さＬ及び幅Ｗの比を改良したものである。即ち、ＭＯ
ＳＩＣの信号用入出力端子であるボンディングパッドと
破壊防止用素子とを、多結晶シリコン層を有する保護抵
抗を用いて電気的に接続し、該多結晶シリコン層の信号
伝播方向の長さＬと、直交する幅Ｗの比Ｌ／Ｗを５以下
にして、静電気や、定格以上の高電圧によるＭＯＳＩＣ
の破壊に対する耐量を改善し、また、入力端子と多結晶
シリコンを電気的に接続する導線の幅に比較して、ＭＯ
ＳＩＣの入力ゲートと破壊防止用素子とを電気的に接続
する導線の幅の方を細くすることによってＭＯＳＩＣへ
入力する電流量を制御することができ、入力保護性能の
向上を図りつつ、高密度化に対応する構成にするもので
ある。
るもので、その目的とするところは、ＭＯＳＩＣの入出
力端子と破壊防止用素子を接続する多結晶シリコン層の
長さＬ及び幅Ｗの比を改良したものである。即ち、ＭＯ
ＳＩＣの信号用入出力端子であるボンディングパッドと
破壊防止用素子とを、多結晶シリコン層を有する保護抵
抗を用いて電気的に接続し、該多結晶シリコン層の信号
伝播方向の長さＬと、直交する幅Ｗの比Ｌ／Ｗを５以下
にして、静電気や、定格以上の高電圧によるＭＯＳＩＣ
の破壊に対する耐量を改善し、また、入力端子と多結晶
シリコンを電気的に接続する導線の幅に比較して、ＭＯ
ＳＩＣの入力ゲートと破壊防止用素子とを電気的に接続
する導線の幅の方を細くすることによってＭＯＳＩＣへ
入力する電流量を制御することができ、入力保護性能の
向上を図りつつ、高密度化に対応する構成にするもので
ある。
【０００７】
【課題を解決するための手段】本発明の半導体装置は、
ＭＯＳ型電界効果トランジスタを有する半導体装置にお
いて、半導体基板上方に設けられた入力端子、前記入力
端子側に設けられた第１コンタクトと破壊防止用素子側
に設けられた第２コンタクトとに挟まれた電気的信号伝
播方向の長さと直交する幅の比が、５以下である多結晶
シリコン層を有する抵抗体、前記入力端子と前記抵抗体
とを前記第１コンタクトを介して電気的に接続する第１
導電配線、前記抵抗体と破壊防止用素子とを前記第１コ
ンタクトと同数のコンタクト孔を有する前記第２コンタ
クトを介して電気的に接続する第２導電配線、前記破壊
防止用素子と前記ＭＯＳ型電界効果トランジスタの入力
ゲートとを電気的に接続し、かつ前記第１導電配線の配
線幅に比べて小なる配線幅である第３導電配線を有する
ことを特徴とする。
ＭＯＳ型電界効果トランジスタを有する半導体装置にお
いて、半導体基板上方に設けられた入力端子、前記入力
端子側に設けられた第１コンタクトと破壊防止用素子側
に設けられた第２コンタクトとに挟まれた電気的信号伝
播方向の長さと直交する幅の比が、５以下である多結晶
シリコン層を有する抵抗体、前記入力端子と前記抵抗体
とを前記第１コンタクトを介して電気的に接続する第１
導電配線、前記抵抗体と破壊防止用素子とを前記第１コ
ンタクトと同数のコンタクト孔を有する前記第２コンタ
クトを介して電気的に接続する第２導電配線、前記破壊
防止用素子と前記ＭＯＳ型電界効果トランジスタの入力
ゲートとを電気的に接続し、かつ前記第１導電配線の配
線幅に比べて小なる配線幅である第３導電配線を有する
ことを特徴とする。
【０００８】
【実施例】本発明の実施例について図３を用いて説明す
る。
る。
【０００９】本発明は、図３に示す如く、半導体基板１
０１上にボンディングパッド１を設け、これを入力端子
とする。アルミ配線１０４により多結晶シリコン１０５
とを隣接して接続する。この多結晶シリコン１０５は本
入力保護回路の抵抗体となる。多結晶シリコン１０５の
長さＬと幅Ｗの比Ｌ／Ｗを５以下にして、更に入力端子
１の幅より多結晶シリコン１０５の幅を小さくする。こ
れは、ラッチアップ現象を避けつつ、過大入力電圧によ
るフィールド酸化膜の破壊という欠点を除去せしめたも
のである。また入力端子となるボンディングパッド１の
幅より抵抗体となる多結晶シリコン１０５の幅を小さく
することにより、多結晶シリコンに入力する電流量をボ
ンディングパッド側において制御し、絶縁膜の過大電圧
からの保護に寄与することができる。更に、ボンディン
グパッド１がたとえ小さくなってもそれに伴って抵抗体
の幅も小さくすることにより、高集積化を図ることがで
きる。更に多結晶シリコン１０５とクランプ保護ダイオ
ード３とをアルミ配線にて隣接するように接続し、更に
ＭＯＳＩＣの入力ゲートに接続する端子にアルミ配線に
より接続する。このとき、クランプ保護ダイオードに隣
接して入力ゲートを設けている。また、ボンディングパ
ッド１と多結晶シリコンを接続するアルミ配線１０４の
幅に比べて、クランプ保護ダイオードとＭＯＳの入力ゲ
ートに接続する端子とを接続するアルミ配線の幅の方が
細くなるようにする。つまり、ボンディングパッド１と
多結晶シリコン１０５を接続するアルミ配線１０４の幅
に比べて、クランプ保護ダイオードとＭＯＳＩＣの入力
ゲートに接続する端子とを接続するアルミ配線の幅の方
が太いと、ボンディングパッド１に加わった静電気等に
よる過大電圧が一度にクランプ保護ダイオード３にかか
る恐れがあるため、フィールド酸化膜の破壊をもたら
す。本実施例のようにＬ／Ｗ＝５以下のような多結晶シ
リコン１０５を用いた保護回路と、従来の様に、Ｌ／Ｗ
を大きくとったものと比較すると、例えば、多結晶シリ
コンのＬ／Ｗを１０とした時、入力端子と半導体基板間
に４００から５００ボルトの電圧が瞬間的に加わっただ
けで、ボンディングパッド１からの接続用アルミ配線１
０４と多結晶シリコン１０５とのコンタクト部１０７に
おいて、容易にフィールド酸化膜が破壊したのに対し、
Ｌ／Ｗ＝５での同条件では、フィールド酸化膜破壊は全
く出現せず、また、ラッチアップ耐量はＬ／Ｗ＝１０の
それと同水準であった。尚、本実施例の抵抗体の多結晶
シリコン１０５の膜厚は、４５００Åであり、シート抵
抗は、１０Ω／□である。
０１上にボンディングパッド１を設け、これを入力端子
とする。アルミ配線１０４により多結晶シリコン１０５
とを隣接して接続する。この多結晶シリコン１０５は本
入力保護回路の抵抗体となる。多結晶シリコン１０５の
長さＬと幅Ｗの比Ｌ／Ｗを５以下にして、更に入力端子
１の幅より多結晶シリコン１０５の幅を小さくする。こ
れは、ラッチアップ現象を避けつつ、過大入力電圧によ
るフィールド酸化膜の破壊という欠点を除去せしめたも
のである。また入力端子となるボンディングパッド１の
幅より抵抗体となる多結晶シリコン１０５の幅を小さく
することにより、多結晶シリコンに入力する電流量をボ
ンディングパッド側において制御し、絶縁膜の過大電圧
からの保護に寄与することができる。更に、ボンディン
グパッド１がたとえ小さくなってもそれに伴って抵抗体
の幅も小さくすることにより、高集積化を図ることがで
きる。更に多結晶シリコン１０５とクランプ保護ダイオ
ード３とをアルミ配線にて隣接するように接続し、更に
ＭＯＳＩＣの入力ゲートに接続する端子にアルミ配線に
より接続する。このとき、クランプ保護ダイオードに隣
接して入力ゲートを設けている。また、ボンディングパ
ッド１と多結晶シリコンを接続するアルミ配線１０４の
幅に比べて、クランプ保護ダイオードとＭＯＳの入力ゲ
ートに接続する端子とを接続するアルミ配線の幅の方が
細くなるようにする。つまり、ボンディングパッド１と
多結晶シリコン１０５を接続するアルミ配線１０４の幅
に比べて、クランプ保護ダイオードとＭＯＳＩＣの入力
ゲートに接続する端子とを接続するアルミ配線の幅の方
が太いと、ボンディングパッド１に加わった静電気等に
よる過大電圧が一度にクランプ保護ダイオード３にかか
る恐れがあるため、フィールド酸化膜の破壊をもたら
す。本実施例のようにＬ／Ｗ＝５以下のような多結晶シ
リコン１０５を用いた保護回路と、従来の様に、Ｌ／Ｗ
を大きくとったものと比較すると、例えば、多結晶シリ
コンのＬ／Ｗを１０とした時、入力端子と半導体基板間
に４００から５００ボルトの電圧が瞬間的に加わっただ
けで、ボンディングパッド１からの接続用アルミ配線１
０４と多結晶シリコン１０５とのコンタクト部１０７に
おいて、容易にフィールド酸化膜が破壊したのに対し、
Ｌ／Ｗ＝５での同条件では、フィールド酸化膜破壊は全
く出現せず、また、ラッチアップ耐量はＬ／Ｗ＝１０の
それと同水準であった。尚、本実施例の抵抗体の多結晶
シリコン１０５の膜厚は、４５００Åであり、シート抵
抗は、１０Ω／□である。
【００１０】なお図２乃至図３において、１０６はフィ
ールド酸化膜、１０８はコンタクトホールである。
ールド酸化膜、１０８はコンタクトホールである。
【００１１】
【発明の効果】以上述べたように、本発明によれば、抵
抗体の入力端子側に設けられた第１コンタクトと破壊防
止用素子側に設けられた第２コンタクトとに挟まれた多
結晶シリコン層の電気的信号伝播方向に沿った長さに対
する電気的信号伝播方向と直交する幅の比を、５以下に
することにより、ＭＯＳＩＣの微細化を進める上でフィ
ールド酸化膜を薄くする際遭遇する、定格外の高い電圧
や、静電気によるフィールド酸化膜の破壊を防ぐために
十分な効果を有する。また、高集積化に伴って素子が微
細化され、電気的な耐性の弱いＭＯＳＩＣに入力する電
流量を制限することが可能となり高密度化、高信頼性が
達成できるという効果を有する。更に、本発明のように
抵抗体をコンタクトを介して接続し、かつ抵抗体の両端
のコンタクト数を同数設けることにより、抵抗体の両端
での導電部材との接触抵抗がほぼ同じとなるという効果
を有するものである。
抗体の入力端子側に設けられた第１コンタクトと破壊防
止用素子側に設けられた第２コンタクトとに挟まれた多
結晶シリコン層の電気的信号伝播方向に沿った長さに対
する電気的信号伝播方向と直交する幅の比を、５以下に
することにより、ＭＯＳＩＣの微細化を進める上でフィ
ールド酸化膜を薄くする際遭遇する、定格外の高い電圧
や、静電気によるフィールド酸化膜の破壊を防ぐために
十分な効果を有する。また、高集積化に伴って素子が微
細化され、電気的な耐性の弱いＭＯＳＩＣに入力する電
流量を制限することが可能となり高密度化、高信頼性が
達成できるという効果を有する。更に、本発明のように
抵抗体をコンタクトを介して接続し、かつ抵抗体の両端
のコンタクト数を同数設けることにより、抵抗体の両端
での導電部材との接触抵抗がほぼ同じとなるという効果
を有するものである。
【図１】従来のＣ−ＭＯＳＩＣの入力端子における破壊
保護を示す回路図。
保護を示す回路図。
【図２】従来の保護抵抗の構造を説明するための断面
図。
図。
【図３】本発明による破壊保護機構を示すパターン図。
１０１半導体基板 １０３フィールド酸化膜 １０５多結晶シリコン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/092 29/78 8832−4Ｍ Ｈ０１Ｌ 27/04 Ｐ 8832−4Ｍ Ｈ
Claims (1)
- 【請求項１】ＭＯＳトランジスタを有する半導体装置に
おいて、半導体基板上方に設けられた入力端子、前記入
力端子側に設けられた第１コンタクトと破壊防止用素子
側に設けられた第２コンタクトとに挟まれた電気的信号
伝播方向の長さと直交する幅の比が、５以下である多結
晶シリコン層を有する抵抗体、前記入力端子と前記抵抗
体とを前記第１コンタクトを介して電気的に接続する第
１導電配線、前記抵抗体と破壊防止用素子とを前記第１
コンタクトと同数のコンタクト孔を有する前記第２コン
タクトを介して電気的に接続する第２導電配線、前記破
壊防止用素子と前記ＭＯＳ型電界効果トランジスタの入
力ゲートとを電気的に接続し、かつ前記第１導電配線の
配線幅に比べて小なる配線幅である第３導電配線を有す
ることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4058162A JPH0758737B2 (ja) | 1992-03-16 | 1992-03-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4058162A JPH0758737B2 (ja) | 1992-03-16 | 1992-03-16 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57215277A Division JPH0658945B2 (ja) | 1982-12-07 | 1982-12-07 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0590522A JPH0590522A (ja) | 1993-04-09 |
| JPH0758737B2 true JPH0758737B2 (ja) | 1995-06-21 |
Family
ID=13076299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4058162A Expired - Lifetime JPH0758737B2 (ja) | 1992-03-16 | 1992-03-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758737B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5007495B2 (ja) * | 2005-07-21 | 2012-08-22 | セイコーエプソン株式会社 | 電気光学装置及び電子機器 |
| KR100887884B1 (ko) * | 2007-10-01 | 2009-03-06 | 주식회사 동부하이텍 | 반도체 소자 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5366178A (en) * | 1976-11-26 | 1978-06-13 | Toshiba Corp | Input protecting circuit |
| JPS5376678A (en) * | 1976-12-17 | 1978-07-07 | Nec Corp | Semiconductor device |
| JPS56110267A (en) * | 1980-02-06 | 1981-09-01 | Nec Corp | Semiconductor device |
| JPS56146278A (en) * | 1980-04-15 | 1981-11-13 | Toshiba Corp | Semiconductor device |
| JPS5723269A (en) * | 1980-07-16 | 1982-02-06 | Toshiba Corp | Input protecting circuit |
| JPS5724563A (en) * | 1980-07-21 | 1982-02-09 | Nec Corp | Semiconductor device |
| JPS57180158A (en) * | 1981-04-30 | 1982-11-06 | Nec Corp | Input protector for complementary mos integrated circuit |
-
1992
- 1992-03-16 JP JP4058162A patent/JPH0758737B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0590522A (ja) | 1993-04-09 |
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