JPH065748B2 - 半導体装置の静電破壊防止装置 - Google Patents
半導体装置の静電破壊防止装置Info
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- JPH065748B2 JPH065748B2 JP56158402A JP15840281A JPH065748B2 JP H065748 B2 JPH065748 B2 JP H065748B2 JP 56158402 A JP56158402 A JP 56158402A JP 15840281 A JP15840281 A JP 15840281A JP H065748 B2 JPH065748 B2 JP H065748B2
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- 230000015556 catabolic process Effects 0.000 title claims description 14
- 239000004020 conductor Substances 0.000 claims description 15
- 230000002265 prevention Effects 0.000 claims description 5
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- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 本発明はＭＯＳ型半導体装置の静電破壊防止装置に関す
る。
る。
従来、ＭＯＳ型半導体装置静電気による破壊に弱く、さ
らに近年の集積度の向上にともない、トランジスタのチ
ャンネル長は短く、ゲート膜厚は薄くなる方向となって
おり、静電破壊防止装置のもつ役割は重要なものになっ
ている。静電破壊防止装置の概念はＰ+−Ｎ+ダイオード
の接合部において早くブレークダウンさせ、電荷を早く
端子に逃すことである。
らに近年の集積度の向上にともない、トランジスタのチ
ャンネル長は短く、ゲート膜厚は薄くなる方向となって
おり、静電破壊防止装置のもつ役割は重要なものになっ
ている。静電破壊防止装置の概念はＰ+−Ｎ+ダイオード
の接合部において早くブレークダウンさせ、電荷を早く
端子に逃すことである。
第１図(a)，(b)は従来の半導体装置の静電破壊防止装置
の一例の平面図およびＡ−Ａ′断面図である。
の一例の平面図およびＡ−Ａ′断面図である。
Ｎ−半導体基板１にＰ−ウェル２を設け、Ｐ−ウェル２
の周囲にＰ＋層３を設け、また同時にＰ−ウェル２の横
にＰ＋層４を設ける。Ｐ−ウェル２の中およびＰ＋層
３，４の周りにＮ＋層５，６を設ける。表面に酸化膜７
を設けて窓8a〜8cをあけ、アルミニウムにより配線９，
１０を設ける。配線１２は電源ＶSSに接続される。
の周囲にＰ＋層３を設け、また同時にＰ−ウェル２の横
にＰ＋層４を設ける。Ｐ−ウェル２の中およびＰ＋層
３，４の周りにＮ＋層５，６を設ける。表面に酸化膜７
を設けて窓8a〜8cをあけ、アルミニウムにより配線９，
１０を設ける。配線１２は電源ＶSSに接続される。
この静電破壊防止装置のＮ＋層５とＰ＋層３とが作るＰ
+−Ｎ+ダイオードの４面あるＮ+−Ｐ+接合面とＶSS電源
の配線１０の窓８ｃとの距離がそれぞれ異なる、即ちそ
れぞれの静電電流パスに含まれる抵抗値が異なる。その
ために抵抗値が最小である静電電流パスに電流が集中
し、この部分のＰ+−Ｎ+接合が破壊されやすい。一方、
Ｐ＋層４とＮ＋層６とが作るＰ+−Ｎ+ダイオードにおい
ては、窓８ｃが離れているためＰ−ウェル２側のような
電流の集中は起こらないが、半導体装置の端子へ逃げに
くいため、内部素子の破壊が起こりやすいという欠点が
あった。
+−Ｎ+ダイオードの４面あるＮ+−Ｐ+接合面とＶSS電源
の配線１０の窓８ｃとの距離がそれぞれ異なる、即ちそ
れぞれの静電電流パスに含まれる抵抗値が異なる。その
ために抵抗値が最小である静電電流パスに電流が集中
し、この部分のＰ+−Ｎ+接合が破壊されやすい。一方、
Ｐ＋層４とＮ＋層６とが作るＰ+−Ｎ+ダイオードにおい
ては、窓８ｃが離れているためＰ−ウェル２側のような
電流の集中は起こらないが、半導体装置の端子へ逃げに
くいため、内部素子の破壊が起こりやすいという欠点が
あった。
本発明は上記欠点を除き、静電電流の集中を避け、Ｐ+
−Ｎ+接合部において均一に速くブレークダウンさせ、
静電気による破壊を一層良く防止する半導体装置の静電
破壊防止装置を提供するものである。
−Ｎ+接合部において均一に速くブレークダウンさせ、
静電気による破壊を一層良く防止する半導体装置の静電
破壊防止装置を提供するものである。
本発明による静電破壊防止装置は、半導体装置の端子と
第１電源ラインとの間に接続された第１のダイオードお
よび前記端子と第２電源ラインとの間に接続された第２
のダイオードを有しており、そして前記第１のダイオー
ドは前記端子に接続された高濃度で一導電型の第１領域
と、この第１領域とＰＮ接合を形成してこの第１領域の
周囲を取り囲む高濃度で反対導電型のリング状第２領域
と、この第２領域を実質的に均等な間隔をもって取り囲
む高濃度で前記反対導電型のリング状第３領域と、前記
第２および第３領域の両方に接ししてこれらの間を連絡
する低濃度で前記反対導電型の第４領域と、前記第３領
域に沿ってこれと接触して設けられ前記第１電源ライン
に電気的に接続された第１導体配線とを含んで構成さ
れ、前記第２のダイオードは前記端子に接続された高濃
度で前記反対導電型の第５領域と、この第５領域とＰＮ
接合を形成してこの第５領域の周囲を取り囲む高濃度で
前記一導電型のリング状第６領域と、この第６領域を実
質的に均等な間隔をもって取り囲む高濃度で前記一導電
型のリング状第７領域と、前記第６および第７領域の両
方に接してこれらの間を連絡する低濃度で前記一導電型
の第８領域と、前記第７領域に沿ってこれと接触して設
けられ前記第２電源ラインに電気的に接続された第２導
体配線とを含んで構成されていることを特徴とする。
第１電源ラインとの間に接続された第１のダイオードお
よび前記端子と第２電源ラインとの間に接続された第２
のダイオードを有しており、そして前記第１のダイオー
ドは前記端子に接続された高濃度で一導電型の第１領域
と、この第１領域とＰＮ接合を形成してこの第１領域の
周囲を取り囲む高濃度で反対導電型のリング状第２領域
と、この第２領域を実質的に均等な間隔をもって取り囲
む高濃度で前記反対導電型のリング状第３領域と、前記
第２および第３領域の両方に接ししてこれらの間を連絡
する低濃度で前記反対導電型の第４領域と、前記第３領
域に沿ってこれと接触して設けられ前記第１電源ライン
に電気的に接続された第１導体配線とを含んで構成さ
れ、前記第２のダイオードは前記端子に接続された高濃
度で前記反対導電型の第５領域と、この第５領域とＰＮ
接合を形成してこの第５領域の周囲を取り囲む高濃度で
前記一導電型のリング状第６領域と、この第６領域を実
質的に均等な間隔をもって取り囲む高濃度で前記一導電
型のリング状第７領域と、前記第６および第７領域の両
方に接してこれらの間を連絡する低濃度で前記一導電型
の第８領域と、前記第７領域に沿ってこれと接触して設
けられ前記第２電源ラインに電気的に接続された第２導
体配線とを含んで構成されていることを特徴とする。
本発明を実施例により説明する。
第２図(a)，(b)は本発明の一実施例の平面図およびＢ−
Ｂ′断面図である。
Ｂ′断面図である。
Ｎ−半導体基板１１にＰ−ウエル１２を設け、ウエル１
２内にＮ＋層１３とこのＮ＋層１３とを囲んで接合する
Ｐ＋層１４とから或る第１の保護ダイオードを形成す
る。Ｐ＋層１４の周囲にＰ−層１５を設ける。Ｐ−層１
５はウエル２が低濃度に作られているときはウェル１２
をそのまま利用して良い。ウェル１２の基板１１との接
合部の上面にＰ＋層１６を設ける。
２内にＮ＋層１３とこのＮ＋層１３とを囲んで接合する
Ｐ＋層１４とから或る第１の保護ダイオードを形成す
る。Ｐ＋層１４の周囲にＰ−層１５を設ける。Ｐ−層１
５はウエル２が低濃度に作られているときはウェル１２
をそのまま利用して良い。ウェル１２の基板１１との接
合部の上面にＰ＋層１６を設ける。
ウェル１２以外の基板表面にＰ＋層１７とこのＰ＋層１
７を囲んで接合するＮ＋層１８とを設けて第２の保護ダ
イオードを形成する。Ｎ＋層１８の周囲にＮ−層１９を
設ける。基板１１が低濃度層である場合にはＮ−層１９
は基板をそのまま利用して良い。Ｎ−層１９の周りにＮ
＋層２０を設ける。
７を囲んで接合するＮ＋層１８とを設けて第２の保護ダ
イオードを形成する。Ｎ＋層１８の周囲にＮ−層１９を
設ける。基板１１が低濃度層である場合にはＮ−層１９
は基板をそのまま利用して良い。Ｎ−層１９の周りにＮ
＋層２０を設ける。
基板１１の表面に酸化膜２１を設け、エッチングしてコ
ンタクト窓22〜26をあける。アルミニウム等により導体
配線27〜30を設ける。導体配線２７はＶSS電源に接続
し、窓２４を介してＰ＋層１６をＶSS電位に保つ。導体
配線２８はＰ＋層１４を等間隔に囲み、第１の保護ダイ
オードに対して均等にＶSS電位が印加されるようにして
ある。このとき、Ｐ−層１５は導体配線２８の抵抗値と
この導体配線２８が窓２３を介してＰ＋層１６と接続す
る接触抵抗との和よりも充分大きいものとする。好まし
くは１０倍以上とする。第２の保護ダイオードの周囲を
囲むＮ＋層２０には窓２６を介して導体配線２９を設
け、これをＶDD電源に接続し、第２の保護ダイオードの
Ｎ＋層１８にＶDD電位を一様に与える。そして第１の保
護ダイオードのＮ＋層１３と第２の保護ダイオードのＰ
＋層１７とを導体配線３０で接続する。導体配線３０は
図示しないが金属細線ボンディングにより半導体装置の
端子に接続される。
ンタクト窓22〜26をあける。アルミニウム等により導体
配線27〜30を設ける。導体配線２７はＶSS電源に接続
し、窓２４を介してＰ＋層１６をＶSS電位に保つ。導体
配線２８はＰ＋層１４を等間隔に囲み、第１の保護ダイ
オードに対して均等にＶSS電位が印加されるようにして
ある。このとき、Ｐ−層１５は導体配線２８の抵抗値と
この導体配線２８が窓２３を介してＰ＋層１６と接続す
る接触抵抗との和よりも充分大きいものとする。好まし
くは１０倍以上とする。第２の保護ダイオードの周囲を
囲むＮ＋層２０には窓２６を介して導体配線２９を設
け、これをＶDD電源に接続し、第２の保護ダイオードの
Ｎ＋層１８にＶDD電位を一様に与える。そして第１の保
護ダイオードのＮ＋層１３と第２の保護ダイオードのＰ
＋層１７とを導体配線３０で接続する。導体配線３０は
図示しないが金属細線ボンディングにより半導体装置の
端子に接続される。
この構造は、第１及び第２の保護ダイオードを均等な間
隔で導体配線28，29が囲んでおり、この導体配線28，29
はＶSS電源及びＶDD電源に接続しているので、静電電流
の集中を避け、第２の保護ダイオードのＰ＋層１７とＮ
＋層１８とのＰ+−Ｎ+接合部において均一に、速くブレ
ークダウンさせ、配線２９を介してＶDD電源端子に電荷
を逃すことができる。
隔で導体配線28，29が囲んでおり、この導体配線28，29
はＶSS電源及びＶDD電源に接続しているので、静電電流
の集中を避け、第２の保護ダイオードのＰ＋層１７とＮ
＋層１８とのＰ+−Ｎ+接合部において均一に、速くブレ
ークダウンさせ、配線２９を介してＶDD電源端子に電荷
を逃すことができる。
上記実施例はＮ型半導体基板にＰウェルを設けけたが、
すべての導電型を逆にすることによりＰ型基板の場合で
も適用できることは明らかである。
すべての導電型を逆にすることによりＰ型基板の場合で
も適用できることは明らかである。
以上詳細に説明したように、本発明によれば、静電気に
よる破壊を防止するための保護ダイオードのＰ+−Ｎ+接
合部において均一に速くブレークダウンさせ、半導体装
置を破壊から防止する半導体装置の静電破壊防止装置が
得られるのでその効果は大きい。
よる破壊を防止するための保護ダイオードのＰ+−Ｎ+接
合部において均一に速くブレークダウンさせ、半導体装
置を破壊から防止する半導体装置の静電破壊防止装置が
得られるのでその効果は大きい。
【図面の簡単な説明】 第１図(a)，(b)は従来の半導体装置の静電破壊防止装置
の一例の平面図および断面図、第２図(a)，(b)は本発明
の一実施例の平面図および断面図である。 １……Ｎ−半導体基板、２……Ｐ−ウェル、３，４……
Ｐ＋層、５，６……Ｎ＋層、７……酸化膜、8a〜8c……
窓、９，１０……配線、１１……Ｎ−半導体基板、１２
……Ｐ−ウェル、１３……Ｎ＋層、１４……Ｐ＋層、１
５……Ｐ−層、１６……Ｐ＋層、１７……Ｐ＋層、１８
……Ｎ＋層、１９……Ｎ−層、２０……Ｎ＋層、２１…
…酸化膜、22〜26……窓、２７……導体配線（ＶSS電源
接続用）、２８……導体配線、２９……導体配線（ＶDD
電源接続用）、３０……導体配線。
の一例の平面図および断面図、第２図(a)，(b)は本発明
の一実施例の平面図および断面図である。 １……Ｎ−半導体基板、２……Ｐ−ウェル、３，４……
Ｐ＋層、５，６……Ｎ＋層、７……酸化膜、8a〜8c……
窓、９，１０……配線、１１……Ｎ−半導体基板、１２
……Ｐ−ウェル、１３……Ｎ＋層、１４……Ｐ＋層、１
５……Ｐ−層、１６……Ｐ＋層、１７……Ｐ＋層、１８
……Ｎ＋層、１９……Ｎ−層、２０……Ｎ＋層、２１…
…酸化膜、22〜26……窓、２７……導体配線（ＶSS電源
接続用）、２８……導体配線、２９……導体配線（ＶDD
電源接続用）、３０……導体配線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9170−4Ｍ Ｈ０１Ｌ 27/08 １０２ Ｆ
Claims (1)
- 【請求項１】半導体装置の端子と第１電源ラインとの間
に接続された第１のダイオードおよび前記端子と第２電
源ラインとの間に接続された第２のダイオードを有する
半導体装置の静電破壊防止装置において、前記第１のダ
イオードは前記端子に接続された高濃度で一導電型の第
１領域と、この第１領域とＰＮ接合を形成してこの第１
領域の周囲を取り囲む高濃度で反対導電型のリング状第
２領域と、この第２領域を実質的に均等な間隔をもって
取り囲む高濃度で前記反対導電型のリング状第３領域
と、前記第２および第３領域の両方に接してこれらの間
を連絡する低濃度で前記反対導電型の第４領域と、前記
第３領域に沿ってこれと接触して設けられ前記第１電源
ラインに電気的に接続された第１導体配線とを含み、前
記第２のダイオードは前記端子に接続された高濃度で前
記反対導電型の第５領域と、この第５領域とＰＮ接合を
形成してこの第５領域の周囲を取り囲む高濃度で前記一
導電型のリング状第６領域と、この第６領域を実質的に
均等な間隔をもって取り囲む高濃度で前記一導電型のリ
ング状第７領域と、前記第６および第７領域の両方に接
してこれらの間を連絡する低濃度で前記一導電型の第８
領域と、前記第７領域に沿ってこれと接触して設けられ
前記第２電源ラインに電気的に接続された第２導体配線
とを含むことを特徴とする半導体装置の静電破壊防止装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56158402A JPH065748B2 (ja) | 1981-10-05 | 1981-10-05 | 半導体装置の静電破壊防止装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56158402A JPH065748B2 (ja) | 1981-10-05 | 1981-10-05 | 半導体装置の静電破壊防止装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5858768A JPS5858768A (ja) | 1983-04-07 |
| JPH065748B2 true JPH065748B2 (ja) | 1994-01-19 |
Family
ID=15670957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56158402A Expired - Lifetime JPH065748B2 (ja) | 1981-10-05 | 1981-10-05 | 半導体装置の静電破壊防止装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065748B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2693032B1 (fr) * | 1992-06-25 | 1994-09-30 | Sgs Thomson Microelectronics | Structure de diodes de protection de plot. |
| US5708289A (en) * | 1996-02-29 | 1998-01-13 | Sgs-Thomson Microelectronics, Inc. | Pad protection diode structure |
-
1981
- 1981-10-05 JP JP56158402A patent/JPH065748B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5858768A (ja) | 1983-04-07 |
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