JPH04343433A - 半導体集積回路 - Google Patents

半導体集積回路

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Publication number
JPH04343433A
JPH04343433A JP11517391A JP11517391A JPH04343433A JP H04343433 A JPH04343433 A JP H04343433A JP 11517391 A JP11517391 A JP 11517391A JP 11517391 A JP11517391 A JP 11517391A JP H04343433 A JPH04343433 A JP H04343433A
Authority
JP
Japan
Prior art keywords
wiring
signal
insulating film
interlayer insulating
signal wiring
Prior art date
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Pending
Application number
JP11517391A
Other languages
English (en)
Inventor
Naoto Ota
直人 太田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC IC Microcomputer Systems Co Ltd
Original Assignee
NEC IC Microcomputer Systems Co Ltd
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Filing date
Publication date
Application filed by NEC IC Microcomputer Systems Co Ltd filed Critical NEC IC Microcomputer Systems Co Ltd
Priority to JP11517391A priority Critical patent/JPH04343433A/ja
Publication of JPH04343433A publication Critical patent/JPH04343433A/ja
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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体集積回路に関し
、特に多層配線を有する半導体集積回路に関する。
【0002】
【従来の技術】図3は、従来の半導体集積回路の一例を
示す断面図である。
【0003】図3に示すように、半導体基板1の上に設
けた絶縁膜2の上に形成した第1層の信号配線11と、
信号配線11上に設けた層間絶縁膜4の上に設けた第2
層の信号配線12,5,13と、信号配線12,5,1
3を含む表面に設けた層間絶縁膜6の上に設けた第3層
の信号配線14とを含んで構成される。
【0004】ここで、各配線間には静電容量15a,1
5b,15c,15dが存在するため、例えば配線5を
伝達する信号に静電容量15a〜15dを介して配線1
1,12,13,14の夫々を伝達する信号の変化が印
加されノイズとなり、影響を受けてしまう。
【0005】
【発明が解決しようとする課題】上述した従来の半導体
集積回路は、隣接する配線間の静電容量を介して信号が
印加し配線を伝達する信号が、特にアナログ信号などの
場合には信号が歪んでしまうという欠点がある。また、
ディジタル信号の場合には外来をノイズや、内部素子の
スイッチングノイズにより、データが変化してしまうこ
ともある。
【0006】
【課題を解決するための手段】本発明の半導体集積回路
は、半導体基板上に設けた絶縁膜上に設けて接地電位に
接続した第1の導体層と、前記第1の導体層を含む表面
に設けた第1の層間絶縁膜と、前記第1の導体層上の前
記第1の層間絶縁膜上に設けた信号配線と、前記信号配
線を含む表面に設けた第2の層間絶縁膜と、前記信号配
線上の前記層間絶縁膜上に設けて接地電位に接続した第
2の導体層とを有する。
【0007】
【実施例】次に、本発明について図面を参照して説明す
る。
【0008】図1は本発明の一実施例を示す半導体チッ
プの断面図である。
【0009】図1に示すように、半導体基板1の上に設
けた絶縁膜2の上に金属層3を設け、金属層3を含む表
面に層間絶縁膜4を形成する。次に、金属層3上の層間
絶縁膜4の上に信号配線5を形成する。次に信号配線5
を含む表面に層間絶縁膜6を設け、信号配線5の上の層
間絶縁膜6の上に金属層7を設け、金属層3,7を接地
電位に接続する。
【0010】ここで、信号が伝達している信号配線5と
金属層3,7の間には静電容量8a,8bが存在するが
、金属層3が安定した電位に保たれているため、外来の
ノイズやトランジスタ等の内部素子のスイッチングノイ
ズを受けてもノイズは金属層3,7によりシールドされ
、配線5を伝達する信号は影響を受けることがない。
【0011】図2は、本発明の第2の実施例を示す半導
体チップの断面図である。
【0012】図2に示すように、信号配線5の両側に接
地電位に接続された配線9を設け、配線9の外側に他の
信号配線10が形成された以外は第1の実施例と同様の
構成を有しており、信号配線5と信号配線10との間に
接地電位の配線9が存在するため、安定した電位をもつ
配線9との間に存在する静電容量8eを介してシールド
され、配線10を伝達する信号が変化しても、配線5を
伝達する信号は影響を受けない。つまり、同一層にある
信号配線間相互のノイズによる干渉をも防止できる。
【0013】
【発明の効果】以上説明したように本発明は、信号を伝
達する信号配線を、接地電位をもつ金属層や配線で囲む
ことにより、信号を常に安定した状態で伝達できるとい
う効果を有する。
【図面の簡単な説明】
【図1】本発明の第1の実施例を示す半導体チップの断
面図。
【図2】本発明の第2の実施例を示す半導体チップの断
面図。
【図3】従来の半導体集積回路の一例を示す半導体チッ
プの断面図。
【符号の説明】
1    半導体基板 2    絶縁膜 3,7    金属層 4,6    層間絶縁膜 5,10,11,12,13,14    信号配線8
a,8b,8c,8d,15a,15b,15c,15
d    静電容量 9    配線

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】  半導体基板上に設けた絶縁膜上に設け
    て接地電位に接続した第1の導体層と、前記第1の導体
    層を含む表面に設けた第1の層間絶縁膜と、前記第1の
    導体層上の前記第1の層間絶縁膜上に設けた信号配線と
    、前記信号配線を含む表面に設けた第2の層間絶縁膜と
    、前記信号配線上の前記層間絶縁膜上に設けて接地電位
    に接続した第2の導体層とを有する半導体集積回路。
JP11517391A 1991-05-21 1991-05-21 半導体集積回路 Pending JPH04343433A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0875944A1 (en) * 1997-04-21 1998-11-04 Lsi Logic Corporation Capacitors with silicized polysilicon shielding in digital CMOS process

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0875944A1 (en) * 1997-04-21 1998-11-04 Lsi Logic Corporation Capacitors with silicized polysilicon shielding in digital CMOS process

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