JPH04343433A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH04343433A JPH04343433A JP11517391A JP11517391A JPH04343433A JP H04343433 A JPH04343433 A JP H04343433A JP 11517391 A JP11517391 A JP 11517391A JP 11517391 A JP11517391 A JP 11517391A JP H04343433 A JPH04343433 A JP H04343433A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- signal
- insulating film
- interlayer insulating
- signal wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 239000010410 layer Substances 0.000 claims abstract description 26
- 239000011229 interlayer Substances 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 239000004020 conductor Substances 0.000 claims description 8
- 239000002184 metal Substances 0.000 abstract description 12
- 238000009413 insulation Methods 0.000 abstract 2
- 230000000903 blocking effect Effects 0.000 abstract 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に関し
、特に多層配線を有する半導体集積回路に関する。
、特に多層配線を有する半導体集積回路に関する。
【０００２】
【従来の技術】図３は、従来の半導体集積回路の一例を
示す断面図である。
示す断面図である。
【０００３】図３に示すように、半導体基板１の上に設
けた絶縁膜２の上に形成した第１層の信号配線１１と、
信号配線１１上に設けた層間絶縁膜４の上に設けた第２
層の信号配線１２，５，１３と、信号配線１２，５，１
３を含む表面に設けた層間絶縁膜６の上に設けた第３層
の信号配線１４とを含んで構成される。
けた絶縁膜２の上に形成した第１層の信号配線１１と、
信号配線１１上に設けた層間絶縁膜４の上に設けた第２
層の信号配線１２，５，１３と、信号配線１２，５，１
３を含む表面に設けた層間絶縁膜６の上に設けた第３層
の信号配線１４とを含んで構成される。
【０００４】ここで、各配線間には静電容量１５ａ，１
５ｂ，１５ｃ，１５ｄが存在するため、例えば配線５を
伝達する信号に静電容量１５ａ〜１５ｄを介して配線１
１，１２，１３，１４の夫々を伝達する信号の変化が印
加されノイズとなり、影響を受けてしまう。
５ｂ，１５ｃ，１５ｄが存在するため、例えば配線５を
伝達する信号に静電容量１５ａ〜１５ｄを介して配線１
１，１２，１３，１４の夫々を伝達する信号の変化が印
加されノイズとなり、影響を受けてしまう。
【０００５】
【発明が解決しようとする課題】上述した従来の半導体
集積回路は、隣接する配線間の静電容量を介して信号が
印加し配線を伝達する信号が、特にアナログ信号などの
場合には信号が歪んでしまうという欠点がある。また、
ディジタル信号の場合には外来をノイズや、内部素子の
スイッチングノイズにより、データが変化してしまうこ
ともある。
集積回路は、隣接する配線間の静電容量を介して信号が
印加し配線を伝達する信号が、特にアナログ信号などの
場合には信号が歪んでしまうという欠点がある。また、
ディジタル信号の場合には外来をノイズや、内部素子の
スイッチングノイズにより、データが変化してしまうこ
ともある。
【０００６】
【課題を解決するための手段】本発明の半導体集積回路
は、半導体基板上に設けた絶縁膜上に設けて接地電位に
接続した第１の導体層と、前記第１の導体層を含む表面
に設けた第１の層間絶縁膜と、前記第１の導体層上の前
記第１の層間絶縁膜上に設けた信号配線と、前記信号配
線を含む表面に設けた第２の層間絶縁膜と、前記信号配
線上の前記層間絶縁膜上に設けて接地電位に接続した第
２の導体層とを有する。
は、半導体基板上に設けた絶縁膜上に設けて接地電位に
接続した第１の導体層と、前記第１の導体層を含む表面
に設けた第１の層間絶縁膜と、前記第１の導体層上の前
記第１の層間絶縁膜上に設けた信号配線と、前記信号配
線を含む表面に設けた第２の層間絶縁膜と、前記信号配
線上の前記層間絶縁膜上に設けて接地電位に接続した第
２の導体層とを有する。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の一実施例を示す半導体チッ
プの断面図である。
プの断面図である。
【０００９】図１に示すように、半導体基板１の上に設
けた絶縁膜２の上に金属層３を設け、金属層３を含む表
面に層間絶縁膜４を形成する。次に、金属層３上の層間
絶縁膜４の上に信号配線５を形成する。次に信号配線５
を含む表面に層間絶縁膜６を設け、信号配線５の上の層
間絶縁膜６の上に金属層７を設け、金属層３，７を接地
電位に接続する。
けた絶縁膜２の上に金属層３を設け、金属層３を含む表
面に層間絶縁膜４を形成する。次に、金属層３上の層間
絶縁膜４の上に信号配線５を形成する。次に信号配線５
を含む表面に層間絶縁膜６を設け、信号配線５の上の層
間絶縁膜６の上に金属層７を設け、金属層３，７を接地
電位に接続する。
【００１０】ここで、信号が伝達している信号配線５と
金属層３，７の間には静電容量８ａ，８ｂが存在するが
、金属層３が安定した電位に保たれているため、外来の
ノイズやトランジスタ等の内部素子のスイッチングノイ
ズを受けてもノイズは金属層３，７によりシールドされ
、配線５を伝達する信号は影響を受けることがない。
金属層３，７の間には静電容量８ａ，８ｂが存在するが
、金属層３が安定した電位に保たれているため、外来の
ノイズやトランジスタ等の内部素子のスイッチングノイ
ズを受けてもノイズは金属層３，７によりシールドされ
、配線５を伝達する信号は影響を受けることがない。
【００１１】図２は、本発明の第２の実施例を示す半導
体チップの断面図である。
体チップの断面図である。
【００１２】図２に示すように、信号配線５の両側に接
地電位に接続された配線９を設け、配線９の外側に他の
信号配線１０が形成された以外は第１の実施例と同様の
構成を有しており、信号配線５と信号配線１０との間に
接地電位の配線９が存在するため、安定した電位をもつ
配線９との間に存在する静電容量８ｅを介してシールド
され、配線１０を伝達する信号が変化しても、配線５を
伝達する信号は影響を受けない。つまり、同一層にある
信号配線間相互のノイズによる干渉をも防止できる。
地電位に接続された配線９を設け、配線９の外側に他の
信号配線１０が形成された以外は第１の実施例と同様の
構成を有しており、信号配線５と信号配線１０との間に
接地電位の配線９が存在するため、安定した電位をもつ
配線９との間に存在する静電容量８ｅを介してシールド
され、配線１０を伝達する信号が変化しても、配線５を
伝達する信号は影響を受けない。つまり、同一層にある
信号配線間相互のノイズによる干渉をも防止できる。
【００１３】
【発明の効果】以上説明したように本発明は、信号を伝
達する信号配線を、接地電位をもつ金属層や配線で囲む
ことにより、信号を常に安定した状態で伝達できるとい
う効果を有する。
達する信号配線を、接地電位をもつ金属層や配線で囲む
ことにより、信号を常に安定した状態で伝達できるとい
う効果を有する。
【図１】本発明の第１の実施例を示す半導体チップの断
面図。
面図。
【図２】本発明の第２の実施例を示す半導体チップの断
面図。
面図。
【図３】従来の半導体集積回路の一例を示す半導体チッ
プの断面図。
プの断面図。
１ 半導体基板
２ 絶縁膜
３，７ 金属層
４，６ 層間絶縁膜
５，１０，１１，１２，１３，１４ 信号配線８
ａ，８ｂ，８ｃ，８ｄ，１５ａ，１５ｂ，１５ｃ，１５
ｄ 静電容量 ９ 配線
ａ，８ｂ，８ｃ，８ｄ，１５ａ，１５ｂ，１５ｃ，１５
ｄ 静電容量 ９ 配線
Claims (1)
- 【請求項１】 半導体基板上に設けた絶縁膜上に設け
て接地電位に接続した第１の導体層と、前記第１の導体
層を含む表面に設けた第１の層間絶縁膜と、前記第１の
導体層上の前記第１の層間絶縁膜上に設けた信号配線と
、前記信号配線を含む表面に設けた第２の層間絶縁膜と
、前記信号配線上の前記層間絶縁膜上に設けて接地電位
に接続した第２の導体層とを有する半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11517391A JPH04343433A (ja) | 1991-05-21 | 1991-05-21 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11517391A JPH04343433A (ja) | 1991-05-21 | 1991-05-21 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04343433A true JPH04343433A (ja) | 1992-11-30 |
Family
ID=14656157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11517391A Pending JPH04343433A (ja) | 1991-05-21 | 1991-05-21 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04343433A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0875944A1 (en) * | 1997-04-21 | 1998-11-04 | Lsi Logic Corporation | Capacitors with silicized polysilicon shielding in digital CMOS process |
-
1991
- 1991-05-21 JP JP11517391A patent/JPH04343433A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0875944A1 (en) * | 1997-04-21 | 1998-11-04 | Lsi Logic Corporation | Capacitors with silicized polysilicon shielding in digital CMOS process |
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