JPH08316330A - 半導体集積回路のレイアウト方法 - Google Patents

半導体集積回路のレイアウト方法

Info

Publication number
JPH08316330A
JPH08316330A JP13852595A JP13852595A JPH08316330A JP H08316330 A JPH08316330 A JP H08316330A JP 13852595 A JP13852595 A JP 13852595A JP 13852595 A JP13852595 A JP 13852595A JP H08316330 A JPH08316330 A JP H08316330A
Authority
JP
Japan
Prior art keywords
power supply
wiring
supply wiring
circulating
functional module
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP13852595A
Other languages
English (en)
Inventor
Kei Kato
圭 加藤
Satoshi Oguchi
聡 小口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP13852595A priority Critical patent/JPH08316330A/ja
Publication of JPH08316330A publication Critical patent/JPH08316330A/ja
Withdrawn legal-status Critical Current

Links

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 機能モジュールに応じた周回電源配線のレイ
アウト方法を提供する。 【構成】 機能モジュールに応じて周回電源配線を構成
するVCC配線用のセル101の幅a2とGND配線用
のセル102の幅a4を求める手段と、上記セル101
と102との所定の座標を求める手段とを備えた半導体
集積回路のレイアウト方法は、機能モジュールに対して
必用最小限の周回電源配線のレイアウトを実行可能にす
る。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体集積回路のレイ
アウト方法に関し、詳しくは半導体集積回路の電源配線
のレイアウト方法に適用して有効な技術に関する。
【0002】
【従来の技術】通常、半導体集積回路(以下、チップと
記載する)の電源配線はチップの周回部とチップを構成
する種々の機能モジュールとの間に配置されるようにレ
イアウトされている。例えば機能モジュールの電源端子
からの電源配線は、チップの周回部の電源配線に接続す
るようにレイアウトされる。また、チップが高集積化さ
れるにつれて、機能モジュールの周回部に電源配線を設
け、機能モジュールの周回部の電源配線で機能モジュー
ルを構成する回路の電源端子からの電源経路を受け、機
能モジュールの周回部の電源配線とチップの周回部の電
源配線とを接続し、電源配線経路数を簡素化するような
レイアウト方法がある。
【0003】
【発明が解決しようとする課題】チップの高集積化に伴
ってチップ内部に配置される電源配線を簡素化するため
に、機能モジュールの周回部に電源配線を設けるレイア
ウト方法が用いられるようになっている。しかし、従来
の機能モジュールの周回部に配置させる電源配線のレイ
アウトでは、機能モジュールの寸法等に関係なく一律に
同じ幅の電源配線が配置されるようにプログラムされて
いる。これでは、機能モジュールに対して不所望な電源
配線の幅が設定されることがあり、チップの高集積化を
効率的に行うことを阻害してしまう。本発明者らは、こ
れら電源配線のレイアウトに関する問題点を解消する技
術の必要性を見出した。
【0004】本発明の目的は、チップを構成する機能モ
ジュールを周回するように配置される電源配線のレイア
ウトを、当該機能モジュールの電気消費量に応じて調整
可能にする技術を提供することにある。
【0005】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【0006】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【0007】すなわち、複数の機能モジュールと機能モ
ジュールの周回領域に配置され、当該機能モジュールに
電源を供給する周回電源配線を備えた半導体集積回路の
レイアウト方法は、機能モジュールの消費電力量に応じ
て周回用電源配線のレイアウトの構成要素である電源配
線用セルの寸法を定め、上記周回電源配線の幅を設定す
る処理と、得られた上記電源用配線セルを上記機能モジ
ュールの所定の周回領域に配置するために、上記電源配
線用セルに所定の座標を設定する処理と、を含んで構成
する。上記レイアウト方法では、上記周回電源配線を高
電位側電源を供給する第1の配線と低電位側電源を供給
する第2の配線とから構成するようにして、所定の機能
モジュールの周回領域に形成されたガードリングに、上
記第1の配線と上記第2の配線とを固有の上記ガードリ
ングに結合することができる。また、上記第1の配線と
第2の配線と間には所定のカップリング容量を形成させ
ることができる。
【0008】
【作用】上記した手段によれば、所定の機能モジュール
に配置する周回電源配線のレイアウトの構成要素である
電源配線用セルは、上記機能モジュールの消費電力量が
大きければ周回電源配線の幅が太くなるように、消費電
力が小さければ周回電源配線の幅が狭くなるように、例
えば上記消費電力量を示すパラメータを供給する処理に
て寸法が決めるられる。また、寸法が決められた電源配
線用セルは、機能モジュールの所定の周回領域に配置さ
れるように座標を設定する処理により、電源配線セルを
機能モジュールの周回領域に配置することができる。上
記周回電源配線のレイアウトは、周回電源配線を構成す
る第1の配線と第2の配線とを周回領域に形成された固
有のガードリング結合することができる。また、上記第
1の配線と第2の配線とは、配線間に所定のカップリン
グ容量を形成するように配置することができる。
【0009】
【実施例】図2の(A)には、周回に電源配線が設けら
れた機能モジュールの搭載された半導体集積回路の一例
ブロック図が示される。同図の(A)によれば、チップ
200は公知の半導体集積回路製造技術によって単結晶
シリコンなどの1個の半導体基板に形成されている。上
記チップ200は、機能モジュールとして、例えばRA
M201、ROM202、乗算器203、入出力回路2
04、制御回路205とを備える。チップ200内に配
置される電源配線は、チップ200の外周に設けられる
外周電源配線208と、上記機能モジュール201〜2
04を周回する周回電源配線207と、各機能モジュー
ル201〜204と周回電源配線207とを接続するモ
ジュール電源配線210(図1の(B)参照)と、外周
電源配線208と周回電源配線207とを接続するリン
ク電源配線206とから構成される。上記電源配線は、
接地電位を供給する電源配線とVDDを供給する電源配
線との対から構成され、夫々所定の電源配線層に設けら
れる。また、上記チップ200の最外周には各種信号線
の入出力パッド209が設けられている。本発明は、上
記機能モジュール201〜204の周回に設けられた周
回電源配線207のレイアウト方法を提供するものであ
る。以下、本発明のレウアウト方法にてレイアウト配置
される周回電源配線207の持つ特性について説明す
る。
【0010】図2の(B)には、上記RAM201の近
傍の電源配線が示される。同図の(B)によれば、周回
電源配線207は、所定の間隔をもってRAM201を
囲むように配置されている。周回電源配線207から
は、RAM201を構成するメモリセルやセンスアンプ
等電源配線を必要とする箇所に電源を供給するようにモ
ジュール電源配線210が配置されている。また、周回
電源配線207の4隅からは、外周電源配線208と周
回電源配線207を接続するためのリンク電源配線20
6が配置されている。このように、RAM201に周回
電源配線207を設けることによって、RAM201か
ら導出されるモジュール電源配線210を直接外周電源
配線208に接続する必要がなくなり、周回電源配線2
07から所望のリンク電源配線206を用いて接続すれ
ばよい。よって、外周電源配線208とRAM201と
の間の電源配線をスペース的に有効に配置することがで
きる。
【0011】図3の(A)には、上記周回電源配線20
7の接続構成が示される。チップ200に設けられる電
源配線は、特に限定されないが、アルミニウム等からな
り第1の配線層と第2の配線層との2層の配線層によっ
て形成される。同図の(A)によれば、周回電源配線2
07は、外周電源配線208側に接地電圧が供給される
GND配線301が設けられ、RAM201側にVCC
を供給するVCC配線302が設けられて構成される。
上記GND配線301とVCC配線302の配線領域に
対応して、基板には夫々の電源に固有のガードリングが
RAM201を周回するように施されている。上記GN
D配線301とVCC配線302には配線間の接続に用
いられる複数のスルーホールと、配線とガードリングを
とを接続するための複数のコンタクトホールが設けられ
ている。上記周回電源配線207を構成する上記GND
配線301とVCC配線302とは、例えば第1の配線
層に並行に配置されている。一方、上記モジュール電源
配線210は、2層の配線層から構成されている。具体
的には、モジュール電源配線210を構成するVCC配
線304は、第1の配線層に形成され、周回電源配線2
07のVCC配線302に結合される。モジュール電源
配線210を構成するGND配線303は、第2の配線
層に構成され、上記周回電源配線207のGND配線3
01とモジュール電源配線のGND配線303とはスル
ーホールによって接続されている。
【0012】図3の(B)には、図3の(A)における
周回電源配線207とモジュール電源配線210の接続
部305の一例が詳しく示される。周回電源配線207
のGND配線301とモジュール電源配線210のGN
D配線303は3個のスルーホール310で接続されて
いる。周回電源配線207のGND配線301のコンタ
クトホール320は、例えばP型基板309に設けられ
たガードリングを構成するP型拡散層306との結合に
用いられている。また、周回電源配線207のVCC配
線302は、コンタクトホール320を介してP型基板
309のガードリングを形成するN型ウエル307に設
定されたN型拡散層308に結合されている。周回電源
配線207のVCC配線302と結合されるN型拡散層
308はN型ウエル307を介してP型基板309と高
抵抗で隔絶されている。また、周回電源配線207のG
ND配線301と結合されるP型拡散層306はP型基
板309と高抵抗で隔絶されている。また、基板には上
記P型基板309の代わりにN型基板を設けることがで
き、その場合には上記P型拡散層306にはP型ウエル
が設けられ、上記N型ウエル307は不要とされる。
【0013】図4には、図3の(B)の一点鎖線X、Y
で示されるRAM201の周回電源配線207とモジュ
ール電源配線210との接続箇所の断面構造図が示され
る。各層に配置された上記電源配線は層間絶縁されてい
る。同図の(A)には一点鎖線Xにおける断面構造が示
される。この図によれば、断面箇所おいて、周回電源配
線207のGND配線301とモジュール電源配線のG
ND配線303は、3個のスルーホール310で接続さ
れている(401)。この接続箇所401では、特に制
限されないがP型基板309と周回電源配線207のG
ND配線301との結合はされていない。また、周回電
源配線207のVCC配線302は、コンタクトホール
320によってP型基板309のN型ウエル307に設
けられた高濃度不純物領域であるN型拡散層308と結
合されている。同図の(B)には一点鎖線Yにおける断
面構造が示される。この図によれば、断面箇所おいて、
周回電源配線207のGND配線301とP型基板30
9に設けられた高濃度不純物領域であるP型拡散層30
6とコンタクトホール320で結合されている。また、
モジュール電源配線210のVCC配線304と同一層
で結合される周回電源配線207のVCC配線302
は、コンタクトホール320によって上記N型拡散層3
08と結合されている。
【0014】図5には、周回電源配線207のGND配
線301を伝搬する電源ノイズの経路が示される。同図
において、点CはP型拡散層306と接続されているコ
ンタクトホールの中心点であり、点Aは点Cから見てモ
ジュール電源配線210側を示し、点Bは点Cから見て
リンク電源配線206側を示す。このとき、点Cから点
A側を見たときのインピーダンスをZinとし、点Cか
ら点B側を見たときのインピーダンスをZoutとし、
点CとP型拡散層の点Dとの間のインピーダンスをZs
とする。同図の(A)には、点Bから点Aへ電源ノイズ
が伝搬される場合のノイズリダクション作用が示され
る。ZinはZsよりも大きな値を持つことから、点B
から伝搬される電源ノイズは、点Cから点Dへ伝搬され
る。よって、点Bから伝搬される電源ノイズは点Cにお
いて減衰される。同図の(B)には、点Aから点Bへ電
源ノイズが伝搬される場合のノイズリダクション作用が
示される。ZoutはZsよりも大きな値を持つことか
ら、点Aから伝搬される電源ノイズは、点Cから点Dへ
伝搬される。よって、点Aから伝搬される電源ノイズも
点Cにおいて減衰される。よって、周回電源配線207
に伝搬される電源ノイズNLは、コンタクトホールから
P型拡散層に伝搬され、周回電源配線207からブロッ
ク電源配線210へ、又は周回電源配線207からリン
ク電源配線206へは伝搬され難いことがわかる。周回
電源配線207のVCC配線302においても同様のノ
イズリダクション作用がある。
【0015】図6には、上記チップ200を構成する機
能モジュールの耐電源ノイズ性が示される。同図の
(A)には、複数の機能モジュールの電源配線VSが共
通とされる場合の耐電源ノイズ性が示される。例えば、
周回電源配線604が設けられている機能モジュール6
01と設けられていない機能モジュール602とが同一
チップに存在する場合、機能モジュール602から基板
及び電源配線VSを介して電源ノイズが伝搬される可能
性がある。この場合、機能モジュール601は拡散層6
03にてガードリングされているために、基板上から伝
搬される電源ノイズNSは拡散層603から機能モジュ
ール601側の基板には伝搬されない。これは、基板と
拡散層603とは高抵抗にて接続されていることによ
る。また、電源配線VSから伝搬される電源ノイズNL
は周回電源配線604に伝搬すると周回電源配線604
の拡散層603と結合するコンタクトホール部にて減衰
される。また、同図の(B)には、異なる電源ネットか
ら電源が供給される機能モジュール601、602との
間の耐ノイズ性が示される。同図よれば、電源ノイズは
基板上からのみ伝搬される可能性がある。基板から伝搬
される電源ノイズNSは、上記と同様に拡散層603で
ガードリングされるから機能モジュール601側の基板
に伝搬されない。また、同図の(C)には、周回電源配
線604と拡散層603が設けられた機能モジュール6
01から発生する電源ノイズNS、NLの耐電源ノイズ
性が示される。同図によれば、電源ノイズは基板及びモ
ジュール電源配線から伝搬される可能性がある。しか
し、基板上からの電源ノイズNSは拡散層603でガー
ドされ拡散層603外部の基板には伝搬されず、モジュ
ール電源配線から伝搬される電源ノイズは周回電源配線
604の拡散層と結合するコンタクトホール部にて減衰
される。このように、機能モジュールに電源ノイズ対策
を施した周回電源配線を設ければ、機能モジュール内外
から伝搬される電源ノイズを周回電源配線604が設け
られた部位で減衰させることができる。
【0016】図7には、VCC配線302とGND配線
301とが隣接することによって発生するカップリング
容量と、GND配線303とVCC配線302とが隣接
することによって発生するカップリング容量が示され
る。同図の(A)は、図3の(B)で示した周回電源配
線207とモジュール電源配線210のGND配線との
接続部が示される。VCC配線302とGND配線30
1とを所定の間隔で隣接することによって、VCC配線
302とGND配線301との間にはカップリング容量
C1が形成される。同図の(B)は、図4の(A)で示
した周回電源配線207とモジュール電源配線210の
GND配線303との接続断面部が示される。上記VC
C配線302とGND配線301との間にはカップリン
グ容量C1が形成され、VCC配線302とGND配線
303との間にはカップリング容量C2、C3が形成さ
れる。このカップリング容量C1〜C3は、VCC配線
302とGND配線301の電位変化、何れか一方の電
位変化の同相成分を他方に与える(ノイズ成分のバイパ
ス)ことによって、電源ノイズによる影響をキャンセル
するように作用する。
【0017】本発明は、上記の如き周回電源配線を配置
するためのレイアウト方法である。上記周回電源配線の
レイアウト方法を上記RAM201の周回電源配線20
7を例にして以下説明する。図8には、上記RAM20
1のレイアウト図が示される。同図によれば、RAM2
01のレイアウトはRAM201の機能モジュール80
0を構成するための各種セルによって形成される。RA
M201の機能モジュール800は、例えばメモリセル
等から構成されるメモリ部801、ローアドレスデコー
ダ用セルやローアドレスドラバ用セルから構成されるロ
ーアドレスデコード部802、リードライトコントロー
ル用セルから構成される制御部803、カラムアドレス
デコーダ用セルやセンスアンプ用セルから構成されるカ
ラムスイッチ部804等のブロックに分割される。これ
らのブロックのレイアウトは、夫々のブロックを構成す
るための所望のセルをセルライブラリからプログラム操
作にて選択して行うことができる。一方、機能モジュー
ル800の周回電源配線部806をレイアウトするため
のセルは、従来単一寸法とされている。よって、レイア
ウトされる周回電源配線の幅は、周回する機能モジュー
ルに寄らず、常に一定とされている。本発明では、従来
単一寸法とされていた周回電源配線部806を構成する
ためのセルの寸法を、機能モジュール800の寸法や消
費電力量に応じて自由に調整できるようにした。
【0018】図1には、周回電源配線部806のレイア
ウト方法が示される。同図には、図8における機能モジ
ュール800の点Nを原点(0,0)としたときの周回
電源配線部806のプログラム操作によるレイアウト方
法が示される。周回電源配線部806のレウアウトは、
周回電源配線207を構成するGND配線301、VC
C配線302の夫々を構成するセルを調整して行われ
る。先ず、機能モジュール800の消費電力量により、
周回電源配線部806が必要とする幅が決められる。よ
って、周回用電源配線部806のGND配線用のセル1
01の幅a4とVCC電源配線用のセル102の幅a2
が決められる。また、GND配線とVCC配線との間に
所望のカップリング容量が形成されるようにセル101
とセル102の配線間隔a3が決められる。また、機能
モジュール800とVCC配線とが電気的相互作用が生
じないような機能モジュール−配線間隔a1が決められ
る。また、セル101とセル102との高さy3は、隣
接する機能モジュールをレイアウトする機能モジュール
800の外郭のセルに合わせられる。こうして、幅と高
さが定められたセル101と102とは、原点(0,
0)からのセル101、102の所定位置でのX座標を
求めることによってレイアウトの位置を定めることがで
きる。例えば、求めるセル101の配置指標となるX座
標位置をセルを等しく2分割する中心線位置とすると、
セル101が配置されるX座標x1は、x1=a1+a
2/2とされる。また、同様にしてセル102のX座標
x2は、x2=a1+a2+a3+a4/2とされる。
こうしてセル101は座標(x1,0)にセル101の
1辺の中点C1が重なるように、座標(x1,y3)に
セル101の他の1辺の中点C2が重なるようにして配
置される。同様に、セル102は座標(x2,0)にセ
ル102の1辺の中点C3が重なるように、座標(x
2,y3)にセル102の他の1辺の中点C4が重なる
ように配置される。機能モジュール800の外郭のセル
が同じものであれば、その外郭のセルに対応する周回電
源配線部806を構成するセルも同じものが配置され
る。異なるものであれば、それに合わせて周回電源配線
部806を構成するセル101、102が上記方法にて
形成される。周回電源配線部806のコーナー部分のセ
ルは、予めコーナー専用のセルが用意されており、所望
の縮尺に調整して用いることができる。このようにし
て、機能モジュール800の寸法、消費電力量に合わせ
たセル101、102を配置して周回用電源配線部80
6のレイアウトを容易に行うことができる。
【0019】図9には、上記レイアウト方法によって配
置されたセル単位の周回電源配線207を構成するVC
C配線302、GND配線301とモジュール電源配線
210との接続形態、及びVCC配線302、GND配
線301とリンク電源配線206との接続形態の一例が
示される。同図では、電源配線が3層から構成されてお
り、周回電源配線は最下層L1に配置され、モジュール
電源配線210又はリンク電源配線206が所望により
中間層L2、最上層L3に配置されている。同図の
(A)には、例えば上記図8のメモリ部801のモジュ
ール電源配線210と周回電源配線207との接続形態
が示される。ここでは、メモリ部801のモジュール電
源配線210を構成するVCC配線304とGND配線
303とが最上層L3に配置され、コンタクトホールで
周回電源配線207を構成するVCC配線302、GN
D配線301と結合されていることが示される。同図の
(B)には、例えば上記図8のカラムスイッチ部804
のモジュール電源配線210と周回電源配線207との
接続形態が示される。ここでは、カラムスイッチ部80
4のモジュール電源配線を構成するVCC配線304と
GND配線303とが中間層L2に配置され、コンタク
トホールで周回電源配線207を構成するVCC配線3
02、GND配線301と結合されていることが示され
る。同図の(C)には、例えば上記図8の周回電源配線
部806の周回電源配線207とリンク電源配線206
との接続形態が示される。ここでは、リンク電源配線2
06は中間層L2に配置され、コンタクトホールで周回
電源配線207を構成するVCC配線302、GND配
線301と結合されていることが示される。このよう
に、周回電源配線207とモジュール電源配線210、
周回電源配線207とリンク電源配線206との接続
は、所望とする層構成を形成することができる。
【0020】図10には、本発明のレイアウト方法によ
って得られる効果が図示される。同図の(A)には、従
来の周回電源配線のレイアウト方法が示される。すなわ
ち、機能モジュール800の寸法が小さくなった場合、
周回電源配線部806の周回長のレイアウトは機能モジ
ュールの寸法の変化に応じて変えられるが、幅のレイア
ウトは固定的に定められているのがわかる。同図の
(B)には、本発明のレイアウト方法を用いることによ
って、機能モジュール800の消費電力量に応じた必用
最小面積の周回電源配線部806の幅を調整できること
が示される。また、同図の(C)には、本発明のレイア
ウト方法を用いることによって、機能モジュール800
の寸法及び電気消費量に応じた必用最小面積の周回電源
配線部806のレイアウトが調整できることが示され
る。このように、本発明のレイアウト方法は、機能モジ
ュール800に必用充分とされる周回電源配線部806
のレイアウトを設定できる。よって、本発明のレイアウ
ト方法は、周回電源配線を備えた機能モジュールを搭載
する半導体集積回路の高集積化に有効に作用する。
【0021】上記実施例によれば以下の作用効果を得る
ことができる。 (1)機能モジュール800の寸法及び電気消費量に応
じた寸法の周回電源配線部806のレイアウトをプログ
ラム動作にて容易に行うことができるから、必要とする
周回電源配線207の寸法を設定することができる。こ
のことは、チップの集積化を向上させるのに有効であ
る。 (2)本実施例のレイアウト方法で得られた周回電源配
線207は、周回電源配線207と基板の拡散層30
6、308とをコンタクトホールを介して結合させるこ
とにより、周回電源配線207に伝搬される電源ノイズ
NLを拡散層306、308へ伝搬させることができ
る。例えば、リンク電源配線206を介して伝搬される
電源ノイズNLは、機能モジュール201の周回電源配
線207に達したときに拡散層306、308に伝搬さ
れる。また、モジュール電源配線210からモジュール
電源配線207に発せられた電源ノイズNLは、周回電
源配線にて拡散層306、308に伝搬される。こうし
て、電源配線で伝搬される電源ノイズNLは、周回電源
配線207にて減衰される。 (3)また、周回電源配線207を構成するGND配線
301とVCC配線302との配置によって形成される
所望のカップリング容量により、周回電源配線207の
電位を安定に維持させることができる。 (4)さらに、機能モジュール201は、周回電源配線
207と対応する基板の拡散層306、308にて囲ま
れているから、機能モジュール201側から伝搬される
基板を伝搬する電源ノイズNSはVCC配線302が結
合される拡散層308より外部には伝搬されず、周回電
源配線207外部の基板から伝搬される電源ノイズNS
はGND配線301と結合される拡散層306から内部
には伝搬されない。
【0022】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
【0023】例えば、本実施例では、周回電源配線20
7を構成するVCC配線302とGND配線301とを
同一面上に構成したが、積層して配置させることもでき
る。
【0024】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるRAM
に適用した場合について説明したが、それに限定される
ことはない。本発明は、少なくとも所定の機能モジュー
ルの周回電源配線のレイアウトに適用することができ
る。
【0025】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【0026】すなわち、半導体集積回路を構成する機能
モジュールの周回電源配線のレイアウトを、周回する機
能モジュールの電気消費量に応じて所望とする寸法に調
整することができる。よって、必要とする最小面積の周
回電源配線を設定することができるから、半導体集積回
路の高集積化に貢献することができる。また、レイアウ
トされる周回電源配線には、耐電源ノイズ性を持たせる
ことができる。
【図面の簡単な説明】
【図1】本発明の周回電源配線のレイアウト方法の説明
図である。
【図2】半導体集積回路のブロック図、及び電源配線の
構成図である。
【図3】周回電源配線の接続形態を示す説明図である。
【図4】周回電源配線と基板との接続状態を示す断面図
である。
【図5】周回電源配線の耐電源ノイズ性を示す説明図で
ある。
【図6】周回電源配線を配置することにより得られる耐
電源ノイズ性を示す説明図である。
【図7】周回電源配線を構成するGND配線とVCC配
線とにより形成されるカップリング容量を示す説明図で
ある。
【図8】機能モジュールと、その周回電源配線とのセル
配置を示すレイアウト図である。
【図9】周回電源配線とモジュール電源配線、及び周回
電源配線とリンク電源配線との接続形態図である。
【図10】本発明のレイアウト方法によって調整される
周回電源配線の一例レイアウト図である。
【符号の説明】
101 VCC配線用セル 102 GND配線用セル a1 機能モジュールとVCC配線用セルとの距離 a2 VCC配線用セルの幅長 a3 VCC配線用セルとGND配線用セルとの距離 a4 GND配線用セルの幅長

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 複数の機能モジュールと機能モジュール
    の周回領域に配置され、当該機能モジュールに電源を供
    給する周回電源配線を備えた半導体集積回路のレイアウ
    ト方法において、 機能モジュールの消費電力量に応じて、周回用電源配線
    のレイアウトの構成要素である電源配線用セルの寸法を
    定め、上記周回電源配線の幅を設定する処理と、 得られた上記電源用配線セルを上記機能モジュールの所
    定の周回領域に配置するために、上記電源配線用セルに
    所定の座標を設定する処理と、を含むことを特徴とする
    半導体集積回路のレイアウト方法。
  2. 【請求項2】 上記周回電源配線は高電位側電源を供給
    する第1の配線と低電位側電源を供給する第2の配線と
    から構成され、所定の機能モジュールの周回領域にガー
    ドリングを形成し、上記第1の配線と上記第2の配線と
    を、夫々固有の上記ガードリングに結合することを特徴
    とする請求項1記載の半導体集積回路のレイアウト方
    法。
  3. 【請求項3】 上記第1の配線と第2の配線との間に所
    定のカップリング容量を形成することを特徴とする請求
    項2記載の半導体集積回路のレイアウト方法。
JP13852595A 1995-05-12 1995-05-12 半導体集積回路のレイアウト方法 Withdrawn JPH08316330A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP13852595A JPH08316330A (ja) 1995-05-12 1995-05-12 半導体集積回路のレイアウト方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP13852595A JPH08316330A (ja) 1995-05-12 1995-05-12 半導体集積回路のレイアウト方法

Publications (1)

Publication Number Publication Date
JPH08316330A true JPH08316330A (ja) 1996-11-29

Family

ID=15224197

Family Applications (1)

Application Number Title Priority Date Filing Date
JP13852595A Withdrawn JPH08316330A (ja) 1995-05-12 1995-05-12 半導体集積回路のレイアウト方法

Country Status (1)

Country Link
JP (1) JPH08316330A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004068577A1 (ja) * 2003-01-27 2004-08-12 Matsushita Electric Industrial Co., Ltd. 半導体装置
JP2008053758A (ja) * 2007-11-12 2008-03-06 Renesas Technology Corp 半導体集積回路装置
US8093723B2 (en) 2002-06-21 2012-01-10 Renesas Electronics Corporation Method of manufacturing a semiconductor integrated circuit device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8093723B2 (en) 2002-06-21 2012-01-10 Renesas Electronics Corporation Method of manufacturing a semiconductor integrated circuit device
WO2004068577A1 (ja) * 2003-01-27 2004-08-12 Matsushita Electric Industrial Co., Ltd. 半導体装置
JP2008053758A (ja) * 2007-11-12 2008-03-06 Renesas Technology Corp 半導体集積回路装置

Similar Documents

Publication Publication Date Title
US6278148B1 (en) Semiconductor device having a shielding conductor
JP3433731B2 (ja) I/oセル配置方法及び半導体装置
US7224176B2 (en) Semiconductor device having test element groups
US6306745B1 (en) Chip-area-efficient pattern and method of hierarchal power routing
US20060261451A1 (en) Semiconductor circuit
US20120273972A1 (en) Semiconductor device
JP3154650B2 (ja) 半導体装置
US6191491B1 (en) Semiconductor integrated circuit device
JPH08316330A (ja) 半導体集積回路のレイアウト方法
JPH10284605A (ja) 半導体集積回路およびセルベース方式によりレイアウト設計された半導体集積回路
US6798069B1 (en) Integrated circuit having adaptable core and input/output regions with multi-layer pad trace conductors
US6720636B2 (en) Semiconductor device with a staggered pad arrangement
JPH0547943A (ja) 半導体集積装置
US6013924A (en) Semiconductor integrated circuit and method for making wiring layout of semiconductor integrated circuit
KR100287468B1 (ko) 반도체 집적 회로
JP4450380B2 (ja) メモリを内蔵した半導体集積回路
JPH11330351A (ja) 半導体装置
KR900003258B1 (ko) 대규모 집적회로(lsi)
JP2001156178A (ja) 半導体装置および半導体装置の自動レイアウト方法
JPH0590427A (ja) 半導体集積回路装置
JP2830781B2 (ja) マスタスライス型ゲートアレイ
JPH11163032A (ja) 半導体装置
JP2551499B2 (ja) 半導体集積回路装置
JP3540190B2 (ja) 半導体記憶装置
JP2003318263A (ja) 半導体装置

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20020806