JP2010232288A

JP2010232288A - 半導体集積チップ

Info

Publication number: JP2010232288A
Application number: JP2009076138A
Authority: JP
Inventors: Yoshihiro Mochinaga; 義弘持永
Original assignee: Oki Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2009-03-26
Filing date: 2009-03-26
Publication date: 2010-10-14
Anticipated expiration: 2029-03-26
Also published as: JP5567287B2

Abstract

【目的】シールド配線自体からのノイズ混入を防止しつつ、このシールド配線によって隣接信号線からのノイズ混入を防止することが可能な半導体集積チップを提供することを目的とする。
【構成】半導体の回路素子が構築されている機能ブロック各々の間で信号伝送を担うブロック間信号ラインに沿って配線されたシールドラインを、半導体の回路素子、ブロック間信号ライン及び入出力パッド各々の内の１の入出力パッドのみに電気的に接続する。
【選択図】図１

Description

本発明は、半導体集積チップ、特に、夫々に半導体回路素子が構築されている機能ブロック間での信号伝送を担う信号ラインにシールド配線が施されている半導体集積チップに関する。

近年、半導体プロセスの微細化技術の進展に伴い、単一の半導体チップ内にディジタル信号処理部及びアナログ信号処理部を混在させることが可能になった。このような半導体チップ内では、高精度を要求されるアナログ信号用の配線と、高い周波数で動作する２値ディジタル信号用の配線とが互いに隣接して配線される場合がある。この際、ディジタル信号は高周波数を有する為、アナログ及びディジタル配線間の容量を介してアナログ信号線にノイズが混入するという問題が生じた。

そこで、半導体チップ内において、高周波数のクロック信号を伝送する為のクロック信号線の近傍に、他の信号線へのノイズ混入を防止する為のシールド線を配線するようにした半導体装置が提案された（例えば特許文献１の図１（ｂ）参照）。

ところが、ディジタル信号処理部内において高周波数動作を行う回路素子での電位変動が、ノイズ成分としてシールド線に伝搬してしまう場合があった。この際、シールド線側に伝搬してしまったノイズ成分が、シールド線及びアナログ信号線間に寄生するキャパシタンス、インダクタ又は抵抗を介してアナログ信号線側に伝搬し、アナログ信号処理部での誤動作を誘発するという問題が生じた。

特開２００４−１８６５６１号公報

本発明は、シールド配線自体からのノイズ混入を防止しつつ、このシールド配線によって隣接信号線からのノイズ混入を防止することが可能な半導体集積チップを提供することを目的とするものである。

本発明による半導体集積チップは、夫々に半導体の回路素子が構築されている機能ブロックの複数と、前記機能ブロック各々の間で信号伝送を担うブロック間信号ラインと、複数の入出力パッドとが形成されている半導体集積チップであって、前記ブロック間信号ラインに沿って配線されたシールドラインを備え、前記シールドラインは、前記回路素子、前記ブロック間信号ライン及び前記入出力パッド各々の内の１の入出力パッドのみに電気的に接続されていることを特徴とする。

本発明によれば、シールド線自体へのノイズ混入が抑制されるので、このシールド配線によって確実に、ディジタル信号線からアナログ信号線へのノイズ混入を防止することが可能となる。

本発明による半導体集積チップのレイアウト及び配線形態の一例を示す図である。本発明による半導体集積チップのレイアウト及び配線形態の他の一例を示す図である。本発明による半導体集積チップのレイアウト及び配線形態の他の一例を示す図である。シールドラインＳＥＬ及びブロック間信号ラインＳＬにおける配線形態の変形例を示す図である。シールドラインＳＥＬ及びブロック間信号ラインＳＬにおける配線形態の変形例を示す図である。

半導体の回路素子が構築されている機能ブロック各々の間で信号伝送を担うブロック間信号ラインに沿って配線されたシールドラインを、半導体の回路素子、ブロック間信号ライン及び入出力パッド各々の内の１の入出力パッドのみに電気的に接続する。

図１は、本発明によるシールド配線方法に従って単一の半導体チップ内に配線されたシールドラインの配線形態の一例を示す図である。

図１において、かかる半導体チップには、所定の第１〜第３機能（説明せず）をアナログ信号処理によって実現する為のアナログ回路が夫々構築されている機能ブロックＡＭ１〜ＡＭ３と、所定の第４機能（説明せず）をディジタル信号処理によって実現する為のディジタル回路が構築されている機能ブロックＤＭ１とが区画化されて形成されている。更に、この半導体チップ面の外周部には、これらＡＭ１〜ＡＭ３及びＤＭ１の各々から出力された各種出力信号をチップ外部に導出すると共に、チップ外部から供給された各種入力信号をＡＭ１〜ＡＭ３及びＤＭ１に導出する為の複数のパッドＰＤが形成されている。尚、図１においては、パッドＰＤ各々の内で、ディジタル・アナログ共用の接地電位を入力する為のＧＮＤパッドＰＤ_GNDを除き、各パッドＰＤと、ＡＭ１〜ＡＭ３及びＤＭ１とを接続する配線については、図示していない。

図１に示す如く、ＧＮＤパッドＰＤ_GNDには、このＧＮＤパッドＰＤ_GNDに印加された接地電位を機能ブロックＡＭ１〜ＡＭ３及びＤＭ１各々に供給する為のＧＮＤラインＧＬ（斜線にて示す）が電気的に接続されている。更に、かかるＧＮＤパッドＰＤ_GNDには、このＧＮＤパッドＰＤ_GNDに印加された接地電位をシールドラインＳＥＬ（後述する）に供給する為のシールドベースラインＳＢＬが電気的に接続されている。この際、各機能ブロックに向けて配線されるＧＮＤラインＧＬの各々と、シールドベースラインＳＢＬとは、夫々ＧＮＤパッドＰＤ_GNDから直に分岐されている。

又、かかる半導体チップにおいて、ＧＮＤラインＧＬ及びシールドベースラインＳＢＬが配線されている層とは異なる層には、図１に示すように、各機能ブロック間の信号伝送を行う為のブロック間信号ラインＳＬ１〜ＳＬ３が形成されている。尚、ブロック間信号ラインＳＬ１は、機能ブロックＤＭ１及び機能ブロックＡＭ３間においてディジタル信号の伝送を為すディジタル信号線である。又、ブロック間信号ラインＳＬ２は、機能ブロックＡＭ１〜ＡＭ３及びＤＭ１各々との間においてアナログ信号の伝送を為すアナログ信号線である。又、ブロック間信号ラインＳＬ３は、機能ブロックＡＭ２及びＡＭ３間においてアナログ信号の伝送を為すアナログ信号線である。

更に、これらブロック間信号ラインＳＬ１〜ＳＬ３が形成されている層には、ブロック間信号ラインＳＬ１〜ＳＬ３を夫々個別に囲むシールドラインＳＥＬが形成されている。シールドラインＳＥＬは、各ブロック間信号ラインに沿って、且つカップリング容量に伴う不具合が生じない程度にこのブロック間信号ラインから離間した位置において、ブロック間信号ラインの全周囲を囲むような形態で形成されている。尚、シールドラインＳＥＬは、この半導体チップ内に形成されている全素子及び全ラインの内で、シールドベースラインＳＢＬのみと電気的に接続されている。又、シールドベースラインＳＢＬも、この半導体チップ内に形成されている全素子及び全ラインの内で、シールドラインＳＥＬのみと電気的に接続されている。

かかる構成によれば、外部から接地電位がＧＮＤパッドＰＤ_GNDに印加されると、この接地電位がシールド電位として、シールドベースラインＳＢＬを介してシールドラインＳＥＬに固定供給される。これにより、シールドラインＳＥＬによってその周囲を囲まれているブロック間信号ラインＳＬ、特に図１に示されるブロック間信号ラインＳＬ２（アナログ信号線）は、その近傍に配置されているブロック間信号ラインＳＬ１（ディジタル信号線）からの電気力線の影響を受けにくくなる。よって、シールドラインＳＥＬによれば、高周波数のディジタル信号を伝送するが故にノイズ源となるブロック間信号ラインＳＬ１が、アナログ信号線であるブロック間信号ラインＳＬ２の近傍に存在しても、このブロック間信号ラインＳＬ２を介して、ノイズ混入の無い良好なアナログ信号を伝送することが可能となる。

ここで、シールドラインＳＥＬ及びシールドベースラインＳＢＬは、各機能ブロック（ＤＭ１、ＡＭ１〜ＡＭ３）内に構築されている各種の半導体回路素子、ブロック間信号ラインＳＬ１〜ＳＬ３及びパッドＰＤ各々の内の、ＧＮＤパッドＰＤ_GNDのみに電気的に接続されている。つまり、シールドラインＳＥＬ及びシールドベースラインＳＢＬには、ＧＮＤパッドＰＤ_GNDが直に電気的に接続されており、その他の半導体回路素子及び信号ラインは一切接続されていない。よって、各機能ブロック（ＤＭ１、ＡＭ１〜ＡＭ３）内に構築されている半導体回路素子が高周波数動作したが故に、ノイズ発生源となり、そのノイズ成分がこの半導体回路素子に接続されているＧＮＤラインＧＬに流れ込んでしまっても、シールドラインＳＥＬはその影響を受けない。すなわち、シールドラインＳＥＬ自体によるノイズ伝搬が抑制されるので、ブロック間信号ラインＳＬを確実に、ノイズ源となる信号ラインからシールドすることが可能になる。

尚、上記実施例においては、接地電位を、シールドライン（ＳＥＬ、ＳＢＬ）に印加すべきシールド電位としているが、接地電位に代えて、ディジタル信号処理回路で用いるディジタル電源電位をシールド電位としても、同様なシールド効果を得ることができる。

例えば、図２に示すように、ＧＮＤパッドＰＤ_GNDに代わり、電源パッドＰＤ_VDDにシールドベースラインＳＢＬを配線する。電源パッドＰＤ_VDDは、外部からディジタル電源電位（例えば３〜５ボルト）の供給を受けた場合には、これを電源ラインＶＬを介して機能ブロックＤＭ１に供給しつつ、かかるディジタル電源電位をシールドベースラインＳＢＬを介してシールドラインＳＥＬに供給する。

又、上記実施例においては、ＧＮＤパッドＰＤ_GND又は電源パッドＰＤ_VDDを利用することにより、外部供給された接地電位又はディジタル電源電位をシールド電位として、シールドライン（ＳＥＬ、ＳＢＬ）に供給するようにしているが、図３に示す如くシールド電位を外部から受ける為の専用のシールドパッドＰＤ_SLDを設けるようにしても良い。このシールドパッドＰＤ_SLDは、図３に示すようにシールドベースラインＳＢＬに接続されており、外部から供給されたシールド電位（接地電位、ディジタル電源電位、その他）をシールドベースラインＳＢＬを介してシールドラインＳＥＬに供給する。

又、上述した如きブロック間信号ラインＳＬ及びシールドラインＳＥＬにおいて、半導体チップの２次元平面における水平方向に伸張している区間を半導体チップの第ｎ層（ｎは、３以上の整数）に形成し、垂直方向に伸張している区間を第（ｎ−２）又は第（ｎ＋２）層に形成するようにしても良い。

図４（ａ）及び図４（ｂ）は、かかる点に鑑みて為された配線形態の一例を示す図である。

尚、図４（ａ）は半導体チップの一部を抜粋してこれを上面側から眺めたブロック間信号ラインＳＬ及びシールドラインＳＥＬ各々の配線形態の一例を示す図であり、図４（ｂ）はその一部でのチップ断面構造を概略的に表す図である。

図４（ａ）及び図４（ｂ）に示すように、半導体チップの２次元平面上において、夫々水平方向に伸張しているブロック間信号ラインＳＬ₁〜ＳＬ₃（いずれもアナログ信号線）は、この半導体チップの第１層に形成されている。更に、この第１層には、ブロック間信号ラインＳＬ₁〜ＳＬ₃各々と平行にて、夫々を囲むように水平方向に伸張してなるシールドラインＳＥＬが形成されている。一方、半導体チップの２次元平面上において、垂直方向に伸張しているブロック間信号ラインＳＬ₄（アナログ信号線）は、この半導体チップの第３層に形成されている。更に、この第３層には、ブロック間信号ラインＳＬ₄と平行にて、これを囲むように垂直方向に伸張してなるシールドラインＳＥＬが形成されている。又、図４（ａ）及び図４（ｂ）に示すように、これら第１層（第ｎ層）及び第３層（第ｎ＋２層又は第ｎ−２層）の間に存在する第２層（第ｎ＋１層又は第ｎ−１層）において、ブロック間信号ラインＳＬ₁〜ＳＬ₃と、ブロック間信号ラインＳＬ₄とが立体交叉する領域には、その領域に相当する表面積を有するシールドプレートＳＰが形成されている。シールドプレートＳＰは、導電性材料からなり、第１層及び第２層間、並びに第２層及び第３層間に形成されているスルーホールＴＨを介して、第１層及び第３層に夫々形成されているシールドラインＳＥＬと電気的に接続されている。

このように、図４（ａ）及び図４（ｂ）においては、半導体チップにブロック間信号ラインＳＬ及びシールドラインＳＥＬを配線するにあたり、そのラインが第１方向に伸張している区間を第ｎ層、この第１方向に直交する第２方向に伸張している区間を第（ｎ＋２）層又は第（ｎ−２）層に夫々配線するようにしている。そして、第ｎ層と、第（ｎ＋２）層又は第（ｎ−２）層との間に存在する第（ｎ＋１）層又は第（ｎ−１）層に、シールドプレート（ＳＰ）を形成するようにしている。これにより、ライン同士による立体交差部でのシールドを担うシールドプレートを、この立体交差部に容易に形成させることができるようになり、チップレイアウト作業工数の削減を図ることが可能となる。更に、図４（ｂ）に示すように、かかる立体交差部でのライン同士の間隔は２層分となるので、その間隔が１層分である場合に比して広くなり、層間キャパシタンスが小さくなる。よって、層間において、ライン同士による電位変動の影響を受けにくくなり、耐ノイズ性が高まる。

ＰＤ_GND ＧＮＤパッド
ＰＤ_SLD シールドパッド
ＰＤ_VDD 電源パッド
ＳＢＬシールドベースライン
ＳＥＬシールドライン
ＳＰシールドプレート

Claims

夫々に半導体の回路素子が構築されている機能ブロックの複数と、前記機能ブロック各々の間で信号伝送を担うブロック間信号ラインと、複数の入出力パッドとが形成されている半導体集積チップであって、
前記ブロック間信号ラインに沿って配線されたシールドラインを備え、
前記シールドラインは、前記回路素子、前記ブロック間信号ライン及び前記入出力パッド各々の内の１の入出力パッドのみに電気的に接続されていることを特徴とする半導体集積チップ。
前記１の入出力パッドは、前記機能ブロックに印加すべき接地電位を入力する為のパッドであることを特徴とする請求項１記載の半導体集積チップ。
前記１の入出力パッドは、前記機能ブロックに印加すべき電源電位を入力する為のパッドであることを特徴とする請求項１記載の半導体集積チップ。
前記１の入出力パッドは、前記シールドラインに印加すべきシールド電位を入力する為のパッドであることを特徴とする請求項１記載の半導体集積チップ。
前記ブロック間信号ライン及び前記シールドライン中における第１方向に向けて配線されている区間が前記半導体集積チップの第ｎ層（ｎは、３以上の整数）に形成されていると共に、前記前記ブロック間信号ライン及び前記シールドライン中における前記第１方向とは交差する第２方向に向けて配線されている区間が前記半導体集積チップの第（ｎ＋２）層又は第（ｎ−２）層に形成されていることを特徴とする請求項１〜４のいずれか１に記載の半導体集積チップ。
前記半導体集積チップの第（ｎ＋１）層又は第（ｎ−１）層にはシールドプレートが形成されていることを特徴とする請求項５記載の半導体集積チップ。
前記シールドプレートは、前記第（ｎ＋１）層又は第（ｎ−１）層において、前記第ｎ層に形成されている前記ブロック間信号ライン又は前記シールドラインと、前記第（ｎ＋２）層又は第（ｎ−２）層に形成されている前記ブロック間信号ライン又は前記シールドラインとが立体交差する領域のみに形成されていることを特徴とする請求項６記載の半導体集積チップ。