JP5567287B2 - 半導体集積チップ - Google Patents
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Description
PDSLD シールドパッド
PDVDD 電源パッド
SBL シールドベースライン
SEL シールドライン
SP シールドプレート
Claims (7)
- 夫々に半導体の回路素子が構築されている機能ブロックの複数と、前記機能ブロック各々の間で信号伝送を担うブロック間信号ラインと、複数の入出力パッドとが形成されている半導体集積チップであって、
前記ブロック間信号ラインに沿って配線されたシールドラインを備え、
前記シールドラインは、前記回路素子及び前記ブロック間信号ラインに接続されることなく、前記複数の入出力パッドのうち、前記機能ブロックに接地電位を供給するGNDラインが接続された入出力パッドにのみ直接接続されているベースラインにおける前記機能ブロック間の領域内の位置から分岐して配線されていることを特徴とする半導体チップ。 - 前記1の入出力パッドは、前記機能ブロックに印加すべき接地電位を供給する為のパッドであることを特徴とする請求項1記載の半導体集積チップ。
- 前記1の入出力パッドは、前記機能ブロックに印加すべき電源電位を供給する為のパッドであることを特徴とする請求項1記載の半導体集積チップ。
- 前記1の入出力パッドは、前記シールドラインに印加すべきシールド電位を供給する為のパッドであることを特徴とする請求項1記載の半導体集積チップ。
- 前記ブロック間信号ライン及び前記シールドライン中における第1方向に向けて配線されている区間が前記半導体集積チップの第n層(nは、3以上の整数)に形成されていると共に、前記前記ブロック間信号ライン及び前記シールドライン中における前記第1方向とは交差する第2方向に向けて配線されている区間が前記半導体集積チップの第(n+2)層又は第(n−2)層に形成されていることを特徴とする請求項1〜4のいずれか1に記載の半導体集積チップ。
- 前記半導体集積チップの第(n+1)層又は第(n−1)層にはシールドプレートが形成されていることを特徴とする請求項5記載の半導体集積チップ。
- 前記シールドプレートは、前記第(n+1)層又は第(n−1)層において、前記第n層に形成されている前記ブロック間信号ライン又は前記シールドラインと、前記第(n+2)層又は第(n−2)層に形成されている前記ブロック間信号ライン又は前記シールドラインとが立体交差する領域のみに形成されていることを特徴とする請求項6記載の半導体集積チップ。
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