JPWO2009050843A1 - 電子デバイス - Google Patents

電子デバイス Download PDF

Info

Publication number
JPWO2009050843A1
JPWO2009050843A1 JP2009537890A JP2009537890A JPWO2009050843A1 JP WO2009050843 A1 JPWO2009050843 A1 JP WO2009050843A1 JP 2009537890 A JP2009537890 A JP 2009537890A JP 2009537890 A JP2009537890 A JP 2009537890A JP WO2009050843 A1 JPWO2009050843 A1 JP WO2009050843A1
Authority
JP
Japan
Prior art keywords
pattern
cavity
wiring
pattern wiring
electronic device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
JP2009537890A
Other languages
English (en)
Inventor
祥一 水野
祥一 水野
博昭 竹内
博昭 竹内
修二 野嶋
修二 野嶋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advantest Corp
Original Assignee
Advantest Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advantest Corp filed Critical Advantest Corp
Publication of JPWO2009050843A1 publication Critical patent/JPWO2009050843A1/ja
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/183—Components mounted in and supported by recessed areas of the printed circuit board
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0237—High frequency adaptations
    • H05K1/0243—Printed circuits associated with mounted high frequency components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6627—Waveguides, e.g. microstrip line, strip line, coplanar line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48235—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1903—Structure including wave guides
    • H01L2924/19032—Structure including wave guides being a microstrip line type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/0218—Reduction of cross-talk, noise or electromagnetic interference by printed shielding conductors, ground planes or power plane
    • H05K1/0219—Printed shielding conductors for shielding around or between signal conductors, e.g. coplanar or coaxial printed shielding conductors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
    • H05K1/0298—Multilayer circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/07—Electric details
    • H05K2201/0707—Shielding
    • H05K2201/0715—Shielding provided by an outer layer of PCB
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09372—Pads and lands
    • H05K2201/09481—Via in pad; Pad over filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09727—Varying width along a single conductor; Conductors or pads having different widths
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10954—Other details of electrical connections
    • H05K2201/10969—Metallic case or integral heatsink of component electrically connected to a pad on PCB
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/04—Soldering or other types of metallurgic bonding
    • H05K2203/049—Wire bonding

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Structure Of Printed Boards (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Wire Bonding (AREA)

Abstract

電子デバイスであって、表面に空洞部が形成された回路基板と、空洞部内に載置された電子部品と、空洞部の底面に形成され、先端部が電子部品の信号電極と対応する位置に設けられるパターン配線と、パターン配線の先端部、および、電子部品の信号電極を接続する信号用ワイヤと、空洞部の底面において、パターン配線の先端部を挟むように形成される２つの空洞部内接地パターンと、信号電極を挟むように電子部品に設けられた２つの接地電極のそれぞれと、対応する空洞部内接地パターンとを接続する２以上の接地用ワイヤとを備える電子デバイスが提供される。

Description

本発明は、電子デバイスに関する。なお、本出願は、下記の米国出願に関連する。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
米国特許出願１１／８７４，９３０ 出願日 ２００７年１０月１９日
パターン配線が形成された基板を複数重ねた多層基板が知られている（例えば、特許文献１参照）。このような多層基板では、表面の誘電体層を機械加工により取り除いて凹部を形成し、当該凹部内に電子部品を配置する場合がある。この場合、凹部内に配置された電子部品は、例えば当該凹部の底面に形成されたパターン配線とワイヤにより電気的に接続される。
特開２００７−８８０５８号公報
このような多層基板において、電子部品に対してパターン配線から高周波信号を伝送すると、電子部品とパターン配線とを接続するワイヤから電波放射が生じる。このような電波放射は、他のワイヤおよびパターン配線を伝送される信号に影響を及ぼすことがある。とりわけ、電子部品としてアッテネータを配置した場合は、アッテネータの入出力の減衰比に影響を及ぼすことが予想される。
そこで本発明は、上記の課題を解決することのできる電子デバイスを提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
本発明の第１の態様によると、電子デバイスであって、表面に空洞部が形成された回路基板と、空洞部内に載置された電子部品と、空洞部の底面に形成され、先端部が電子部品の信号電極と対応する位置に設けられるパターン配線と、パターン配線の先端部、および、電子部品の信号電極を接続する信号用ワイヤと、空洞部の底面において、パターン配線の先端部を挟むように形成される２つの空洞部内接地パターンと、信号電極を挟むように電子部品に設けられた２つの接地電極のそれぞれと、対応する空洞部内接地パターンとを接続する２以上の接地用ワイヤとを備える電子デバイスが提供される。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本実施形態に係る電子デバイス５００の上面図である。 回路基板１０の空洞部５０近傍を拡大した斜視図である。 図１に示すＡ−Ａ'断面を当該断面に付した矢印の方向から見た断面図である。 図１に示すＢ−Ｂ'断面を当該断面に付した矢印の方向から見た断面図である。 本実施形態の他の例に係る電子デバイス５０１の上面図である。 回路基板１１の空洞部５０近傍を拡大した斜視図である。 図５に示すＣ−Ｃ'断面を当該断面に付した矢印の方向から見た断面図である。
符号の説明
１０、１１・・・回路基板、２１、２２、２３、２４・・・誘電体層、５０・・・空洞部、５１、５２、５３、５４・・・側面、５５・・・底面、６１、６２、６３・・・パターン配線、６５、６６・・・先端部、７１、７２、７３、７４、７５・・・空洞部内接地パターン、８１・・・表面側接地パターン、８２・・・底面側接地パターン、８３、８４・・・上層側接地パターン、８５、８６・・・下層側接地パターン、１１１、１１２・・・信号用ワイヤ、１２１、１２２、１２３、１２４・・・接地用ワイヤ、１７１、１７２、１７３、１７４・・・シールド用ワイヤ、２００・・・電子部品、２１１、２１２・・・信号電極、２２１、２２２、２２３、２２４・・・接地電極、２３０・・・信号配線、３６１、３７２、３７３、３７５、３８１、３８２、３８３、３８４、３８５、３８６・・・層間配線、５００、５０１・・・電子デバイス
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１は、本実施形態に係る電子デバイス５００の上面図である。電子デバイス５００は、例えば、図示しないマザーボードとの間で高周波信号を授受するＳｉＰ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ）モジュールであり、回路基板１０を備える。回路基板１０の表面には、側面５１、５２、５３、５４および底面５５で囲まれた空洞部５０が形成され、当該空洞部５０内には電子部品２００が載置される。なお、本図および以下の図においては、説明の便宜上、回路基板１０における空洞部５０の周辺部分のみを抜き出して示すが、回路基板１０には、電子部品２００が載置される空洞部５０以外に他の電子部品が載置される空洞部が複数形成されてもよく、また、回路基板１０の表面に配線および電子部品等が配置されてもよい。また、回路基板１０自体が他の回路基板との間で信号を授受するマザーボードであってもよい。
空洞部５０の底面５５には、パターン配線６１、６２、および、空洞部内接地パターン７１、７２、７３、７４、７５が形成される。これらのうち空洞部内接地パターン７５は、電子部品２００と空洞部５０の底面５５との間に形成される。なお、空洞部内接地パターン７１〜７５は、何れも後述するように接地されて接地電位に保たれる。なお、電子部品２００の種類によっては、空洞部内接地パターン７５は形成されなくともよい。
図２は、回路基板１０の空洞部５０近傍を拡大した斜視図である。図２に示すように、電子部品２００の上面には、信号電極２１１、２１２、信号配線２３０、接地電極２２１〜２２４が形成される。信号電極２１１、２１２は、それぞれ電子部品２００の上面の側面５１の側、および側面５３の側に形成され、信号配線２３０によって電気的に接続される。接地電極２２１、２２２は、電子部品２００の上面の側面５１の側における信号電極２１１の両側に形成され、接地電極２２３、２２４は、当該上面の側面５３の側における信号電極２１２の両側に形成される。なお、電子部品２００は、例えば信号電極２１１へ入力される信号を一定の減衰率で減衰して信号電極２１２から出力するアッテネータであり、また、ＩＣおよびＬＳＩ等であってもよい。
パターン配線６１は、その先端部６５が電子部品２００の信号電極２１１の近傍において当該信号電極２１１と対向するように設けられる。また、パターン配線６１の先端部６５は、電子部品２００の信号電極２１１と信号用ワイヤ１１１を介して電気的に接続される。一方、パターン配線６２（図１参照）は、その先端部６６が電子部品２００の信号電極２１２の近傍において当該信号電極２１２と対向するように設けられる。また、パターン配線６２の先端部６６は、電子部品２００の信号電極２１２と信号用ワイヤ１１２を介して電気的に接続される。なお、信号用ワイヤ１１１、１１２は、例えばワイヤボンディングにより形成されるワイヤ（空中配線）であってよい。また、信号用ワイヤ１１１、１１２は、本例ではそれぞれ２本ずつ配されるが、１本または３本以上であってもよい。
空洞部内接地パターン７１、７２は、空洞部５０の底面５５において、パターン配線６１の先端部６５を挟むように形成される。したがって、パターン配線６１の先端部６５と空洞部内接地パターン７１、７２とは所謂コプレーナ線路を形成する。これら空洞部内接地パターン７１、７２のうち、空洞部内接地パターン７１は、電子部品２００の接地電極２２１の近傍において当該接地電極２２１と対向し、空洞部内接地パターン７２は、電子部品２００の接地電極２２２の近傍において当該接地電極２２２と対向する。一方、空洞部内接地パターン７３、７４は、空洞部５０の底面５５において、パターン配線６２の先端部６６を挟むように形成される。したがって、パターン配線６２の先端部６６と空洞部内接地パターン７３、７４とは所謂コプレーナ線路を形成する。これら空洞部内接地パターン７３、７４のうち、空洞部内接地パターン７３は、電子部品２００の接地電極２２３の近傍において当該接地電極２２３と対向し、空洞部内接地パターン７４は、電子部品２００の接地電極２２４の近傍において当該接地電極２２４と対向する。
空洞部内接地パターン７１は、電子部品２００の接地電極２２１と接地用ワイヤ１２１を介して電気的に接続される。また、同様に、空洞部内接地パターン７２〜７４は、それぞれ電子部品２００の接地電極２２２〜２２４と接地用ワイヤ１２２〜１２４を介して電気的に接続される。これにより、接地用ワイヤ１２１、１２２は信号用ワイヤ１１１を挟むように配され、接地用ワイヤ１２３、１２４は信号用ワイヤ１１２を挟むように配される。また、接地用ワイヤ１２１〜１２４、および、当該接地用ワイヤ１２１〜１２４を介して空洞部内接地パターン７１〜７４と電気的に接続される接地電極２２１〜２２４は、何れも空洞部内接地パターン７１〜７４と略同電位、すなわち接地電位に保たれる。
接地用ワイヤ１２１〜１２４を上記のように配置することで、空中配線である信号用ワイヤ１１１、１１２のそれぞれの両側に並走するように接地用ワイヤ接地用ワイヤ１２１〜１２４が設けられる。これにより、信号用ワイヤ１１１からの電波放射によって、電子部品２００、信号用ワイヤ１１２、およびパターン配線６１、６２上を伝送される信号が影響を受けるのを抑えることができる。また、信号用ワイヤ１１２からの電波放射によって、電子部品２００、信号用ワイヤ１１１、およびパターン配線６１、６２上を伝送される信号が影響を受けるのを抑えることができる。なお、接地用ワイヤ１２１〜１２４は、例えばワイヤボンディングにより形成されるワイヤ（空中配線）であってよい。また、接地用ワイヤ１２１〜１２４は、本例ではそれぞれ１本ずつ配されるが、２本以上であってもよい。
引き続き、回路基板１０におけるパターン配線６１の先端部６５、および、当該先端部６５を挟むように設けられる空洞部内接地パターン７１、７２の特徴について説明する。なお、上記特徴は、パターン配線６２の先端部６６、および、当該先端部６６を挟むように設けられる空洞部内接地パターン７３、７４の特徴と共通するため、当該先端部６６および空洞部内接地パターン７３、７４の上記特徴については説明を省略する。
パターン配線６１の先端部６５は、電子部品２００の端部からの距離に応じて、そのパターン幅が漸増するように形成される。すなわち、パターン配線６１の先端部６５は、電子部品２００の最も近い側から空洞部５０の側面５１に近い側に向けて、当該側面５１と平行な方向における幅が徐々に大きくなるように形成される。これにより、パターン配線６１の先端部６５における上記幅を一定とした場合と比べて、当該先端部６５と信号用ワイヤ１１１との接続部におけるインピーダンスの変化を小さくすることができる。
パターン配線６１の先端部６５を挟むように設けられる空洞部内接地パターン７１、７２は、電子部品２００からの距離に応じて、それらのパターン幅が漸減するように形成される。すなわち、例えば空洞部内接地パターン７１は、電子部品２００の最も近い側から空洞部５０の側面５１に近い側に向けて、当該側面５１と平行な方向における幅が徐々に小さくなるように形成される。また、空洞部内接地パターン７１、７２は、パターン配線６１の先端部６５と空洞部内接地パターン７１との間隔、および、当該先端部６５と空洞部内接地パターン７２との間隔が電子部品２００の端部からの距離に応じて漸増するように形成される。すなわち、例えばパターン配線６１の先端部６５と空洞部内接地パターン７１との間の側面５１と平行な方向における間隔は、電子部品２００の最も近い側から空洞部５０の側面５１に近い側に向けて徐々に大きくなるように形成される。これにより、パターン配線６１の先端部６５におけるインピーダンスの変化を小さくすることができる。
図３は、図１に示すＡ−Ａ'断面を当該断面に付した矢印の方向から見た断面図である。また、図４は、図１に示すＢ−Ｂ'断面を当該断面に付した矢印の方向から見た断面図である。図３および図４に示すように、回路基板１０は、多層基板であり、複数の誘電体層２１〜２４を有する。なお、以下の説明において、図３および図４に示す誘電体層２１〜２４のそれぞれの上側（下側）の面を「誘電体層２１〜２４の上面（下面）」と称する。また、特に、誘電体層２１の上側の面を「回路基板１０の上面」と称し、誘電体層２４の下側の面を「回路基板１０の下面」と称する。
図３および図４に示すように、回路基板１０の上面には、表面側接地パターン８１が設けられ、回路基板１０の下面には、底面側接地パターン８２が設けられる。底面側接地パターン８２は、図示しない配線あるいは電極ボール等を介して外部と接地されて接地電位に保たれる。また、表面側接地パターン８１は、誘電体層２１〜２４を貫通して形成される複数の層間配線３８１を介して底面側接地パターン８２と電気的に接続される。したがって、表面側接地パターン８１は、底面側接地パターン８２と略同電位、すなわち略接地電位に保たれる。
空洞部５０は、回路基板１０の複数の誘電体層２１〜２４のうち、誘電体層２１、２２の一部が取り除かれた部分に形成される。したがって、空洞部５０の側面５１〜５４は何れも誘電体層２１、２２の断面であり、空洞部５０の底面５５は、誘電体層２１、２２の一部が取り除かれたことにより露出した誘電体層２３の上面の一部である。また、図３に示すように、電子部品２００と空洞部５０の底面５５との間に形成される空洞部内接地パターン７５は、誘電体層２３、２４を貫通して形成される複数の層間配線３７５を介して底面側接地パターン８２と電気的に接続される。更に、図４に示すように、空洞部内接地パターン７２、７３は、それぞれ、誘電体層２３、２４を貫通して形成される層間配線３７２、３７３を介して底面側接地パターン８２と電気的に接続される。なお、空洞部内接地パターン７１、７４についても、空洞部内接地パターン７２、７３と同様に、誘電体層２３、２４を貫通して形成される層間配線（図示は省略）を介して底面側接地パターン８２と電気的に接続される。以上により、空洞部内接地パターン７１〜７５は、底面側接地パターン８２と略同電位、すなわち略接地電位に保たれる。
パターン配線６１、６２は、それぞれ空洞部５０の底面５５上から側面５１、５３と交差して（側面５１、５３を越えて）誘電体層２２および誘電体層２３の間へと延伸して形成される。パターン配線６１は、誘電体層２２および誘電体層２３の間において、更に、誘電体層２３を貫通して形成される層間配線３６１を介して誘電体層２４の上面に形成されるパターン配線６３と電気的に接続されてもよい。また、パターン配線６２は、空洞部５０の外部において、誘電体層２３の上面に形成される図示しない他のパターン配線と電気的に接続されてもよい。なお、空洞部５０の外部におけるパターン配線６１、６２の接続形態は、本例の形態に限られない。パターン配線６１、６２は、伝送される信号の種類あるいは伝送先（伝送元）に応じて本例とは異なる誘電体層に形成されるパターン配線等と電気的に接続されてもよい。
上層側接地パターン８３は、上面にパターン配線６１が形成される誘電体層２３よりも上側の誘電体層２２の上面に、当該パターン配線６１と対向して設けられる。また、下層側接地パターン８５は、誘電体層２３よりも下側の誘電体層２４の上面に、パターン配線６１と対向して設けられる。上層側接地パターン８３および下層側接地パターン８５は、それぞれ、誘電体層２２〜２４を貫通して形成される層間配線３８３、および、誘電体層２４を貫通して形成される層間配線３８５を介して底面側接地パターン８２と電気的に接続される。したがって、上層側接地パターン８３および下層側接地パターン８５は、底面側接地パターン８２と略同電位、すなわち略接地電位に保たれる。
したがって、パターン配線６１は、空洞部５０の底面５５上に形成される部分以外の部分において、上層側接地パターン８３および下層側接地パターン８５とともにストリップラインを形成する。また、下層側接地パターン８５は、パターン配線６１における空洞部５０の底面５５上に形成される部分の下側にも形成される。したがって、パターン配線６１は、空洞部５０の底面５５上に形成される部分において、下層側接地パターン８５とともにマイクロストリップラインを形成する。
一方、上層側接地パターン８４は、上面にパターン配線６２が形成される誘電体層２３よりも上側の誘電体層２２の上面に、当該パターン配線６２と対向して設けられる。また、下層側接地パターン８６は、誘電体層２３よりも下側の誘電体層２４の上面に、パターン配線６２と対向して設けられる。上層側接地パターン８４および下層側接地パターン８６は、それぞれ、誘電体層２２〜２４を貫通して形成される層間配線３８４、および、誘電体層２４を貫通して形成される層間配線３８６を介して底面側接地パターン８２と電気的に接続され、略接地電位に保たれる。
したがって、パターン配線６２は、空洞部５０の底面５５上に形成される部分以外の部分において、上層側接地パターン８４および下層側接地パターン８６とともにストリップラインを形成する。また、下層側接地パターン８６は、パターン配線６２における空洞部５０の底面５５上に形成される部分の下側にも形成される。したがって、パターン配線６２は、空洞部５０の底面５５上に形成される部分において、下層側接地パターン８６とともにマイクロストリップラインを形成する。
図５は、本実施形態の他の例に係る電子デバイス５０１の上面図である。電子デバイス５０１において、図１〜図４を参照して説明した電子デバイス５００と同じ構成については同じ符号を付して説明を一部省略する。電子デバイス５０１は、上記の回路基板１０と同様に複数の誘電体層２１〜２４を有する回路基板１１を備える。回路基板１１の表面には、空洞部５０が形成され、当該空洞部５０内には電子部品２００が載置される。また、空洞部５０の底面５５には、パターン配線６１、６２、および、空洞部内接地パターン７１〜７５が形成される。
図６は、回路基板１１の空洞部５０近傍を拡大した斜視図である。図６に示すように、空洞部内接地パターン７１は、回路基板１１の上面に設けられた表面側接地パターン８１とシールド用ワイヤ１７１を介して電気的に接続される。また、同様に、空洞部内接地パターン７２〜７４は、それぞれ、表面側接地パターン８１とシールド用ワイヤ１７２〜１７４を介して電気的に接続される。シールド用ワイヤ１７１、１７２は、空洞部５０の外部から内部へ延伸するパターン配線６１が交差する側面５１の上方を含むパターン配線６１の上方に空中配線される。また、同様に、シールド用ワイヤ１７３、１７４は、パターン配線６２が交差する側面５３の上方を含むパターン配線６２の上方に空中配線される。これらのシールド用ワイヤ１７１〜１７４は、何れも空洞部内接地パターン７１〜７４および表面側接地パターン８１と略同電位、すなわち接地電位に保たれる。
シールド用ワイヤ１７１〜１７４を上記のように配置することにより、パターン配線６１、６２における空洞部５０の側面５１、５３とそれぞれ交差する部分、および、当該交差する部分よりも空洞部５０の内側の部分から電波放射が生じた場合でも、その放射電波による電子部品２００、信号用ワイヤ１１１、１１２、およびパターン配線６１、６２上を伝送される信号への影響をシールド用ワイヤ１７１〜１７４により緩和することができる。なお、シールド用ワイヤ１７１〜１７４は、例えばワイヤボンディングにより形成されるワイヤ（空中配線）であってよい。また、シールド用ワイヤ１７１〜１７４は、本例のようにそれぞれ複数配されることが好ましいが、１本以上であればよい。
図７は、図５に示すＣ−Ｃ'断面を当該断面に付した矢印の方向から見た断面図である。図７に示すように、空洞部５０の外部におけるパターン配線６１が交差する側面５１の近傍には、当該パターン配線６１の両側に複数（本例では１本ずつの計２本）の層間配線３８２が形成される。これらの層間配線３８２は、誘電体層２１〜２４を貫通して形成され、表面側接地パターン８１を底面側接地パターン８２と電気的に接続する。なお、層間配線３８２は、パターン配線６１の両側に、当該パターン配線６１と平行な方向に間隔をあけて複数設けられてもよい。
また、パターン配線６１が交差する側面５１と平行な方向、すなわち図７に示す断面図における水平方向において、シールド用ワイヤ１７１、１７２の表面側接地パターン８１に対する接続位置とパターン配線６１との距離は、当該方向におけるパターン配線６１と層間配線３８２との距離よりも小さい。より具体的には、上記の方向において、シールド用ワイヤ１７１、１７２の一端が表面側接地パターン８１に接続される位置とパターン配線６１との距離は、パターン配線６１の両側に配されるそれぞれの層間配線３８２とパターン配線６１との距離よりも短い。
シールド用ワイヤ１７１、１７２をこのように配置することで、パターン配線６１における空洞部５０の側面５１と交差する部分、および、当該交差する部分よりも空洞部５０の底面５５側の部分の両側に並走するようにシールド用ワイヤ１７１、１７２が設けられる。これにより、パターン配線６１における上記の部分からの電波放射によって、電子部品２００、信号用ワイヤ１１１、１１２、およびパターン配線６１、６２上を伝送される信号が影響を受けるのを抑えることができる。
なお、図示および説明は省略するが、空洞部５０の外部におけるパターン配線６２が交差する側面５３の近傍にも、当該パターン配線６２の両側に複数の層間配線が形成されてもよい。また、この場合、パターン配線６２が交差する側面５３と平行な方向において、シールド用ワイヤ１７３、１７４の表面側接地パターン８１に対する接続位置とパターン配線６２との距離は、当該方向におけるパターン配線６２と上記複数の層間配線との距離よりも小さいことが好ましい。
シールド用ワイヤ１７３、１７４をこのように配置することで、パターン配線６２における空洞部５０の側面５３と交差する部分、および、当該交差する部分よりも空洞部５０の底面５５側の部分の両側に並走するようにシールド用ワイヤ１７３、１７４が設けられる。これにより、パターン配線６２における上記の部分からの電波放射によって、電子部品２００、信号用ワイヤ１１１、１１２、およびパターン配線６１、６２上を伝送される信号が影響を受けるのを抑えることができる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
上記説明から明らかなように、本発明の（一）実施形態によれば、複数の誘電体層を有し、電子部品が配される空洞部が表面に形成された回路基板を備えた電子デバイスを実現することができる。
請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いる場合のように各処理の実行順序が明確でない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

Claims (10)

  1. 電子デバイスであって、
    表面に空洞部が形成された回路基板と、
    前記空洞部内に載置された電子部品と、
    前記空洞部の底面に形成され、先端部が前記電子部品の信号電極と対応する位置に設けられるパターン配線と、
    前記パターン配線の先端部、および、前記電子部品の前記信号電極を接続する信号用ワイヤと、
    前記空洞部の底面において、前記パターン配線の先端部を挟むように形成される２つの空洞部内接地パターンと、
    前記信号電極を挟むように前記電子部品に設けられた２つの接地電極のそれぞれと、対応する前記空洞部内接地パターンとを接続する２以上の接地用ワイヤと
    を備える電子デバイス。
  2. 前記パターン配線の先端部は、前記電子部品の端部からの距離に応じて、パターン幅が漸増するように形成される
    請求項１に記載の電子デバイス。
  3. ２つの前記空洞部内接地パターンは、前記パターン配線の先端部を挟むように設けられ、それぞれの前記空洞部内接地パターンは、前記電子部品からの距離に応じて、パターン幅が漸減するように形成される
    請求項１または２に記載の電子デバイス。
  4. 前記空洞部内接地パターン、および、前記パターン配線の先端部の間隔が、前記電子部品からの距離に応じて漸増するように、前記空洞部内接地パターン、および、前記パターン配線の先端部が形成される
    請求項１から３のいずれかに記載の電子デバイス。
  5. 前記信号用ワイヤを２以上備える
    請求項１から４のいずれかに記載の電子デバイス。
  6. 前記回路基板の上面に設けられた表面側接地パターンと前記空洞部内接地パターンとを接続するシールド用ワイヤを更に備え、
    前記パターン配線は、前記空洞部のいずれかの側面と交差するように前記空洞部の底面から前記回路基板の内部に渡って形成され、
    前記シールド用ワイヤは、前記パターン配線が交差する前記側面の上方を含む前記パターン配線の上方に空中配線される
    請求項１から５のいずれかに記載の電子デバイス。
  7. 前記回路基板は、
    複数の誘電体層を有する多層基板であり、
    前記空洞部の底面を含む誘電体層よりも下側の誘電体層において、前記パターン配線と対向して設けられる下層側接地パターンと、
    前記空洞部の底面を含む誘電体層よりも上側の誘電体層において、前記パターン配線と対向して設けられる上層側接地パターンと
    を有する請求項６に記載の電子デバイス。
  8. 前記パターン配線の両側において前記誘電体層を貫通して形成され、前記表面側接地パターンを接地する層間配線を更に備え、
    前記パターン配線が交差する前記側面と平行な方向における、少なくとも一つの前記シールド用ワイヤの前記表面側接地パターンに対する接続位置と前記パターン配線との距離が、当該方向における前記パターン配線と前記層間配線との距離よりも小さい
    請求項７に記載の電子デバイス。
  9. 全ての前記シールド用ワイヤの前記表面側接地パターンに対する接続位置と前記パターン配線との前記距離が、前記パターン配線と前記層間配線との前記距離よりも小さい
    請求項８に記載の電子デバイス。
  10. 前記空洞部内接地パターンを接地する層間配線を更に備える
    請求項７に記載の電子デバイス。
JP2009537890A 2007-10-19 2008-09-02 電子デバイス Ceased JPWO2009050843A1 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/874,930 US7947908B2 (en) 2007-10-19 2007-10-19 Electronic device
US11/874,930 2007-10-19
PCT/JP2008/002404 WO2009050843A1 (ja) 2007-10-19 2008-09-02 電子デバイス

Publications (1)

Publication Number Publication Date
JPWO2009050843A1 true JPWO2009050843A1 (ja) 2011-02-24

Family

ID=40562318

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009537890A Ceased JPWO2009050843A1 (ja) 2007-10-19 2008-09-02 電子デバイス

Country Status (3)

Country Link
US (1) US7947908B2 (ja)
JP (1) JPWO2009050843A1 (ja)
WO (1) WO2009050843A1 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2221867B1 (en) * 2007-10-30 2017-08-02 Kyocera Corporation Connection terminal, package using the same, and electronic device
CN102099846A (zh) * 2008-08-22 2011-06-15 夏普株式会社 电子封装件、显示装置以及电子设备
US9398694B2 (en) * 2011-01-18 2016-07-19 Sony Corporation Method of manufacturing a package for embedding one or more electronic components
CN104126224B (zh) * 2012-03-22 2017-02-22 京瓷株式会社 元件收纳用封装件
KR101900738B1 (ko) * 2012-08-23 2018-09-20 삼성전자주식회사 칩 온 필름
TWI584420B (zh) * 2015-09-16 2017-05-21 旭德科技股份有限公司 封裝載板及其製作方法
JP6633151B2 (ja) * 2018-08-10 2020-01-22 太陽誘電株式会社 回路モジュール
KR20220094992A (ko) 2020-12-29 2022-07-06 삼성전자주식회사 반도체 패키지
CN116209134A (zh) * 2021-11-30 2023-06-02 鹏鼎控股(深圳)股份有限公司 电路板总成及其制造方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03211842A (ja) * 1990-01-17 1991-09-17 Fujitsu Ltd Ｉｃチップの実装構造
JPH06303010A (ja) * 1993-04-14 1994-10-28 Sony Corp 高周波伝送線路及び該高周波伝送線路を用いた集積回路装置並びに高周波平面回路の接続方法
JPH07501910A (ja) * 1992-09-24 1995-02-23 ヒューズ・エアクラフト・カンパニー 強磁性バイアを内部に有する多層の三次元構造
JPH0778902A (ja) * 1993-06-18 1995-03-20 Murata Mfg Co Ltd 回路素子の実装構造
JPH0786328A (ja) * 1993-09-16 1995-03-31 Hitachi Ltd 半導体集積回路装置及びその製造方法
JPH08116202A (ja) * 1994-10-17 1996-05-07 Oki Electric Ind Co Ltd 集積回路パッケージ
JPH09120974A (ja) * 1995-08-14 1997-05-06 Samsung Electron Co Ltd 半導体装置
JP2004055985A (ja) * 2002-07-23 2004-02-19 Shinko Electric Ind Co Ltd セラミックパッケージ及び電子装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3296356B2 (ja) * 1999-02-08 2002-06-24 松下電器産業株式会社 弾性表面波デバイスとその製造方法
US6221694B1 (en) * 1999-06-29 2001-04-24 International Business Machines Corporation Method of making a circuitized substrate with an aperture
US6888235B2 (en) * 2001-09-26 2005-05-03 Molex Incorporated Power delivery system for integrated circuits utilizing discrete capacitors
JP2007088058A (ja) 2005-09-20 2007-04-05 Denso Corp 多層基板、及びその製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03211842A (ja) * 1990-01-17 1991-09-17 Fujitsu Ltd Ｉｃチップの実装構造
JPH07501910A (ja) * 1992-09-24 1995-02-23 ヒューズ・エアクラフト・カンパニー 強磁性バイアを内部に有する多層の三次元構造
JPH06303010A (ja) * 1993-04-14 1994-10-28 Sony Corp 高周波伝送線路及び該高周波伝送線路を用いた集積回路装置並びに高周波平面回路の接続方法
JPH0778902A (ja) * 1993-06-18 1995-03-20 Murata Mfg Co Ltd 回路素子の実装構造
JPH0786328A (ja) * 1993-09-16 1995-03-31 Hitachi Ltd 半導体集積回路装置及びその製造方法
JPH08116202A (ja) * 1994-10-17 1996-05-07 Oki Electric Ind Co Ltd 集積回路パッケージ
JPH09120974A (ja) * 1995-08-14 1997-05-06 Samsung Electron Co Ltd 半導体装置
JP2004055985A (ja) * 2002-07-23 2004-02-19 Shinko Electric Ind Co Ltd セラミックパッケージ及び電子装置

Also Published As

Publication number Publication date
US7947908B2 (en) 2011-05-24
US20090101396A1 (en) 2009-04-23
WO2009050843A1 (ja) 2009-04-23

Similar Documents

Publication Publication Date Title
JPWO2009050843A1 (ja) 電子デバイス
US7514789B1 (en) Ball grid array package-to-board interconnect co-design apparatus
US20130215587A1 (en) Multilayer wiring board and electronic device
US7851709B2 (en) Multi-layer circuit board having ground shielding walls
TWI572256B (zh) 線路板及電子總成
EP2785155B1 (en) Circuit board and electronic device
JP4656212B2 (ja) 接続方法
TW201127232A (en) Circuit board with air hole
JP2007180292A (ja) 回路基板
JP5337042B2 (ja) 回路基板および電子デバイス
US20070194434A1 (en) Differential signal transmission structure, wiring board, and chip package
US20150021748A1 (en) Semiconductor device
JP4963051B2 (ja) 信号伝送ケーブルのコネクタ
JP5950683B2 (ja) 多層基板、プリント回路基板、半導体パッケージ基板、半導体パッケージ、半導体チップ、半導体デバイス、情報処理装置および通信装置
JP2012069571A (ja) 半導体集積回路装置
JP5499696B2 (ja) 半導体装置及び実装構造
JP2007335618A (ja) プリント回路基板
KR100671808B1 (ko) 반도체 장치
TWM540453U (zh) 軟式印刷電路板與硬式印刷電路板焊接結構
JP6350513B2 (ja) 配線基板、半導体装置、プリント基板及び配線基板の製造方法
EP3937596A1 (en) Common mode suppression packaging apparatus, and printed circuit board
WO2019187013A1 (ja) 電子回路
WO2012153835A1 (ja) プリント配線基板
JP5739363B2 (ja) 配線基板
JP2006269627A (ja) プリント配線基板のヴィア構造

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110818

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130312

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130409

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131105

A045 Written measure of dismissal of application [lapsed due to lack of payment]

Free format text: JAPANESE INTERMEDIATE CODE: A045

Effective date: 20140325