JPH03129755A - 半導体装置 - Google Patents

半導体装置

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JPH03129755A
JPH03129755A JP2183956A JP18395690A JPH03129755A JP H03129755 A JPH03129755 A JP H03129755A JP 2183956 A JP2183956 A JP 2183956A JP 18395690 A JP18395690 A JP 18395690A JP H03129755 A JPH03129755 A JP H03129755A
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仁 大貫
Masayasu Nihei
二瓶　正恭
Yasushi Kawabuchi
靖 河渕
Motohiro Suwa
元大 諏訪
Shinichi Fukada
晋一 深田
Katsuhiko Shioda
塩田　勝彦
Kunio Miyazaki
邦夫 宮崎
Tatsuo Itagaki
板垣　達夫
Jun Sugiura
杉浦　順
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置及びその製造方法に係り、特に、高
い信頼性の配線膜を有する半導体装置及びその製造方法
に関する。
〔従来の技術〕
従来、半導体装置の配線膜材料としては、アルミニウム
に少量の銅を添加したもの、或ｋＮｉ±、アルミニウム
に少量のシリコン更には貴金属を添加したものなどが知
られている。
アルミニウムに少量の銅を添加したものは、米国特許第
３７２５３０９号に記載されており、耐エレクトロマイ
グレーションすなわち電気移動に起因する配線膜の断線
不良防止効果にすぐれること力１示されている。
また、アルミニウムに少量のシリコン更には貴金属（Ｐ
ｔ、Ｐｄ、Ｒｈ、Ｉｎ）を添加した配線膜材料が、特開
昭６０−２６６４０号公報及び特開昭６１−１４４８４
７号公報に示されている。
また、耐エレクトロマイグレーション性を向上させるた
め、アルミニウム合金と高融点金属との積層配線が、Ｉ
ＥＥＥ、ＩＲＰＳ　（１９８８年）第１７９頁〜第１８
４頁に論じられている。
その他配線膜に関するものとして、特開昭５９−６１１
４７号公報、特開昭５９−２８３６０号公報、特開昭５
５−５６６４５号公報、特開昭６３−４６４９号公報及
び特開昭６３−１３３６４８号公報がある。
〔発明が解決しようとする課題〕
前記米国特許によれば、このエレクトロマイグレーショ
ンの問題を回避するために、アルミニウム（Ａｌ）に０
．１〜５４重量％の銅（Ｃｕ）を添加する。このためＣ
ｕＡｌｚ粒子の析出構造を形成し、これがアルミニウム
基地の粒界及び粒界三重点に介在し、アルミニウム原子
の原子移動を抑制し、エレクトロマイグレーションに対
する半導体装置の寿命を延ばすことができる。
しかし、ＣｕＡｌｚは偏析する可能性が高く、ＣｕＡｌ
ｚが析出していない場所でエレクトロマイグレーション
による故障が発生するという欠点がある。
また、Ａｌ−Ｃｕ合金は配線パターンに加工する際のド
ライエツチングが難しい、使用される塩素（００元素及
び残招する塩素（ＣＱ″″）イオンによって腐食される
ため、１μｍ以下、特に０．６μｍ以下の精度の加工が
極めて困難であるていう欠点がある。
また、特開昭６０−２６６４０号公報等には、アルミニ
ウム合金がエレクトロマイグレーションにより断線して
も、高融点金属と積層しているため、配線全体として断
線を防止できることが記載されている。
具体的には、アルミニウム合金と高融点金属との積層配
線として、Ａｌ２−Ｃｕ合金／　Ｍ　ｏ　Ｓ　ｉ２　＋
Ａｌ−８ｉ合金／　Ｔ　ｉ　Ｗが示されている。しかし
Ｍ　ｏ　Ｓ　ｉ　ｚの比抵抗は８００μΩ■程度と、ま
たＴｉＷの比抵抗は６０〜１００μΩｃｍと、Ａｌ金合
金比抵抗（３μΩｃｍ）よりも２０〜３００倍程度も高
い、このため、Ａｌ金合金断線することによって、Ｍｏ
５ｉｚあるいはＴｉＷの温度が上昇し新たな断線を引き
起こすという欠点がある。
さらに、前記積層配線は、温度が上昇するため１〜２　
Ｘ　１×１０６Ａ／ｃＪの電流密度が許容されるのみで
、今後の高記憶容量にともなう微細配線（０，６μｍ以
下）の半導体装置に要求される５×１０６Ａ／ｃｓｆ以
上の電流密度に対しては必ずしも十分ではない。
前記従来技術では、アルミニウム合金の高耐エレクトロ
マイグレーション化について、及び積層配線の低抵抗化
については十分に検討されていない。
積層配線のエレクトロマイグレーションによる抵抗の上
昇は、通電したときにアルミニウムがＭ　ｏ　Ｓ　ｉ　
ｚあるいはＴｉＷの層（以下「バリア層」と称する）上
を移動することによって生ずる粒界での断線に起因して
いる。粒界が強固であれば抵抗の上昇は起らない。
しかし、Ｍ　ｏ　Ｓ　ｉ　ｚあるいはＴｉＷは、アルミ
ニウムより、２０〜３００倍程度比抵抗が高いため、ア
ルミニウムの耐エレクトロマイグレーションが十分でな
ければ、アルミニウムの断線により配線の抵抗は著しく
増大し、積層配線の断線につながる。現在使用されてい
るＡｌ−Ｃｕ合金の耐エレクトロマイグレーションは十
分とは言えず、大電流通電により配線の抵抗が増大する
という問題点がある。
さらに半導体装置の配線にシリコンを数％添加したアル
ミニウム合金が用いられる場合、この装置を高電流や高
温度の状態で作動させると、アルミニウム配線はそれを
流れる電流により構成原子が移動し、配線膜に成る区間
ではヒロックが形成され、他の区間ではボイドが形成さ
れる。このヒロックが成長すると配線短雑の原因となり
、ボイドが成長すると配線抵抗が増大し、発熱により配
線が溶融し、半導体装置の故障を引起す。
本発明の目的は、現在使用されているＡｌ−Ｓｉ合金／
　Ｔ　ｉ　Ｗの耐エレクトロマイグレーション以上の耐
エレクトロマイグレーション性能を有し、以って配線の
断線を防止することのできる半導体装置を提供すること
にある。
さらに１本発明の目的は、５　ｘ　１×１０６Ａ／ａＪ
以上の大電流を通電しても、エレクトロマイグレーショ
ンによる配線抵抗がほとんど増加しない半導体装置を提
供することにある。
さらに本発明の目的は、スパッタリング法により形成さ
れたコンタクトホールのカバレージが３０％以上である
半導体装置及びその製造方法を提供することにある。
〔課題を解決するための手段］ 本発明の半導体装置は、半導体基板と、半導体基板上に
形成した第１絶縁膜と、第１絶縁膜上に配線し、半導体
基板とコンタクトホールを介して電気的に接続し、比抵
抗が５〜１５μΩｃｍであって、許容電流密度がＩ　Ｘ
　Ｉ　Ｏ’〜Ｉ　Ｘ　１０８Ａ／ａｄである第１配線膜
と、第１配線膜上に形成した第２絶縁膜と、第２絶縁膜
に形成したスルーホールを第２絶縁膜と実質的に同一膜
厚で埋めた高融点・低抵抗物質からなり、第１配線膜と
電気的に接続するプラグと、第２絶縁膜及びプラグ上に
配線し、プラグと電気的に接続し、少なくとも高融点・
低抵抗物質からなる層とＡｌ基合金からなる層との積層
構造を有する第２配線膜とを有することを特徴とする。
本発明の半導体基板に用いる半導体基板の材料としては
、Ｓｉ（シリコン）を用いることが好ましい。
第１絶縁膜及び第２絶縁膜の材料としては、金属酸化物
を用いることが好ましく、Ｓ　ｉ　Ｏｘ（酸化シリコン
）を用いることが最も望ましい。
第１配線膜は、比抵抗が５〜１５μΩｃｍであって、許
容電流密度がＩ　Ｘ　１×１０６　〜Ｉ　Ｘ　１×１０
６Ａ／ａＪである材料を用いる。具体的には、Ｗ（タン
グステン）、Ｍｏ（モリブデン）又はＴｉＮ　（窒化チ
タン）等を用いることが好ましい、第１配線膜は、この
上に形成する第１絶縁膜からの応力に対する耐久性が必
要である。しかし、後に形成する第２配線膜はど低い抵
抗は要求されない。そこで、第１配線膜には応力に強く
、高融点である金属を用いることが好ましく、これによ
り大電流通電に対する断線を防止することができる。
第２配線膜は、高融点・低抵抗物質からなる層とＡｌ　
（アルミニウム）基合金からなる層との積層構造を有す
ることが好ましい。この積層構造としては、高融点・低
抵抗物質からなる層上にＡｌ基合金からなる層を積層し
た構造であっても良く。
Ａｌ基合金からなる層上に高融点・低抵抗物質からなる
層を積層した構造であっても良い。さらには、Ａｌ１基
合金からなる層を高融点・低抵抗物質からなる層ではさ
んだサンドウィッチ構造であっても良い。高融点・低抵
抗物質からなる層は、前記第１配線膜と同様の材料を用
いることが好ましい、具体的には、Ｗ、Ｍｏ又はＴｉＮ
等を用いる。
Ａｌ基合金には、高融点・低抵抗物質からなる層よりも
低い抵抗が要求される。Ａｌ基合金として、具体的には
、Ａｌ−Ｐｄ−Ｎｂ−８ｉ、Ａｌ−Ｐｄ−Ｃｒ−８ｉ、
Ａｌ−Ｐｄ−Ｚｒ−８ｉ。
ＡＭ−Ｐｄ−Ｍｏ−８ｉ、Ａｌ２−Ｐｄ−Ｍｇ−８ｉ、
Ａｌ　Ｐｄ−Ｔａ−８ｉ等が望ましく、特に、Ａ党−Ｐ
ｄ−Ｎｂ−８ｉが好ましい。さらにＰｄは０．０１〜０
．５重量％、Ｓｉは０．１〜２重量％、Ｎｂ、Ｃｒ、Ｚ
ｒ、Ｍｏ、Ｍｇ、Ｔａは０．０１〜５重量％で、残部Ａ
ｌであるような合金組成が好ましい、さらに、Ｗ、Ｍｏ
又はＴｉＮを高融点・低抵抗物質からなる層に用いた場
合にはＡｎ−８ｉ、Ａｌ−Ｃｕ、Ａｌ−８ｉ−Ｃｕ等を
用いることもできる。第２配線膜は、積層構造として第
１配線膜より高電流密度が要求される。
第１配線膜と第２配線膜とを電気的に接続するプラグに
は高融点・低抵抗物質、具体的には、Ｗ。
Ｍｏ又はＴｉＮ等を用いることが好ましい。
次に本発明の半導体装置の製造方法について説明する。
製造方法の各工程は。
■　半導体基板上に第１絶縁膜を形成する工程、■　第
１絶縁膜上にコンタクトホールを形成する工程、 ■　第１絶縁膜上であって、半導体基板とコンタクトホ
ールを介して電気的に接続するように、第１配線膜を形
成する工程、 ■　第１配線膜上に第２絶縁膜を形成する工程、■　第
２絶縁膜にスルーホールを形成する工程、■　スルーホ
ールを、第１配線膜と電気的に接続し、第２絶縁膜と実
質的に同一膜厚で埋めプラグを形成する工程。
■　第２絶縁膜とプラグとの上に、プラグと電気的に接
続するように、第２配線膜を形成する工程。
を有する。
第１配線膜を形成する場合、スパッタリング法を用いる
ことが好ましい。
このスパッタリングは、スパッタ電圧とバイアス電圧と
を交互にスイッチングするものを用いることが好ましい
。これによりＷ等をコンタクトホールにカバレージ３０
％以上で成膜することができる。また配線膜表面の粗さ
が０．２μｍ以下で成膜することができる。
通常のスパッタリングでは上記コンタクトホールにカバ
レージ良く、Ｗ等を成膜することは極めて難しい０通常
は１０〜２０％である。また半導体基板との密着性も不
純物等が混入するため低い。
本発明は、スパッタ圧力を１０″”Ｔｏｒｒオーダにし
、スパッタとバイアスとを交互に行うことによってカバ
レージ３０％以上が得られる。しかも半導体基板、具体
的にはシリコン基板との密着性も高い。
つまり、スパッタ電圧を印加しスパッタリングにより微
細ホールの底部にＷ等を堆積する。これをバイアス電圧
を印加しリスバッタリングにより底部に堆積したΦ等を
側壁に付着させる。これによりカバレジが改善される。
リスバッタリングの効果は真空度が１０−’Ｔｏｒｒオ
ーダになると確認され１通常の１０−’Ｔｏｒｒオーダ
のスパッタリングではアルゴン（Ａｒ）粒子によるリス
バッタリング効果が十分に認められなし１６また前記ス
パッタリングによれば、配線膜内の不純物混入も少なく
なり、比抵抗の小さい配線膜が得られる。
またスルーホールにプラグを形成する場合には、第１配
線膜と同様、スパッタリング法により形成することもで
きるが、ＣＶＤ法を用いることもできる。
ＣＶＤ法では、一般にカバレージは良く形成できる。例
えば高融点金属としてタングステン（Ｗ）を使用する場
合には、ＷＦｅをソースガスに用い。
Ｗ　Ｆ　ｅ　＋　３　Ｈｚ→Ｗ＋６ＨＦの反応により、
Ｗを成膜する。反応により発生したＨＦが、半導体基板
にダメージを与えるという問題点があるが、スルーホー
ル又は第１配線膜に対しては、大きなダメージを与えな
いため、ＣＶＤ法を用いることができる。
さらに、本発明の半導体装置は、半導体基板と、該半導
体基板上に形成した第１絶縁膜と、該第１絶縁膜上に配
線し、前記半導体基板とコンタクトホールを介して電気
的に接続し、比抵抗が５〜１５μΩｃｍであって、許容
電流密度がＩ　Ｘ　１０ａ〜Ｉ　Ｘ　１０８Ａ／ｃｄで
あり、バンブー構造を有する第１配線膜と、該第１配線
膜上に形成した第２絶縁膜と、該第２絶縁膜に形成した
スルーホールを前記第２絶縁膜と実質的に同一膜厚で埋
めた高融点・低抵抗物質からなり、前記第１配線膜と電
気的に接続するプラグと、前記第２絶縁膜及び前記プラ
グ上に配線し、前記プラグと電気的に接続し、少なくと
も高融点・低抵抗物質からなる層とＡｌ基合金からなる
層との積層構造を有する第２配線膜と、を有する。
本発明の半導体装置は、半導体基板と、該半導体基板上
に形成した第１絶縁膜と、該第１絶縁膜上に配線し、前
記半導体基板とコンタクトホールを介して電気的に接続
し、比抵抗が５〜１５μΩｃｍであって、許容電流密度
がＩ　Ｘ　１０Ｂ〜１×１×１０６Ａ／ａＪである第１
配線膜と、該第１配線膜上に形成した第２絶縁膜と、該
第２絶縁膜に形成したスルーホールを前記第２絶縁膜と
実質的に同一膜厚で埋めた高融点・低抵抗物質からなり
、前記第１配線膜と電気的に接続するプラグと、前記第
２絶縁膜及び前記プラグ上に配線し、前記プラグと電気
的に接続し、少なくとも高融点・低抵抗物質からなる層
と結晶粒界に２種類以上の析出物が同時に析出している
Ａｌ基合金からなる層との積層構造を有する第２配線膜
と、を有する。
本発明の半導体装置は、半導体基板と、該半導体基板上
に形成した第１絶縁膜と、該第１絶縁膜上に配線し、前
記半導体基板とコンタクトホールを介して電気的に接続
し、比抵抗が５〜１５μΩｃｍであって、許容電流密度
がＩ　Ｘ　１０ｇ〜１×１×１０６Ａ／−である第１配
線膜と、該第１配線膜上に形成した第２絶縁膜と、該第
２絶縁膜に形成したスルーホールを前記第２絶縁膜と実
質的に同一膜厚で埋めた高融点・低抵抗物質からなり、
前記第１配線膜と電気的に接続するプラグと、前記第２
絶縁膜及び前記プラグ上に配線し、前記プラグと電気的
に接続し、比抵抗が５〜１５μΩｃｍである物質からな
る層と比抵抗が２〜４μΩｃｍである物質からなる層と
の少なくとも２層・構造を有する第２配線膜と、を有す
る。
本発明の半導体装置は、半導体基板と、該半導体基板上
に形成した第１絶縁膜と、該第１絶縁膜上に配線し、前
記半導体基板とコンタクトホールを介して電気的に接続
し、比抵抗が５〜１５μΩｃｍであって高融物質からな
る第１配線膜と、該第１配線膜上に形成した第２絶縁膜
と、該第２絶縁膜に形成したスルーホールを前記第２絶
縁膜と実質的に同一膜厚で埋めた比抵抗が５〜１５μΩ
（１）であって高融点物質からなるプラグと、前記第２
絶縁膜及び前記プラグ上に配線し、前記プラグと電気的
に接続し、比抵抗が５〜１５μΩｃｍであって高融点物
質からなる層と比抵抗が２〜４μΩｃｍであって許容電
流密度がＩ　Ｘ　１０４〜Ｉ　Ｘ　１０ＢＡ／−である
Ａｌ（アミニウム）を主成分とする合金からなる層との
少なくとも２層構造を有する低抵抗であって高電流密度
である第２配線膜と、を有する半導体装置。
本発明の半導体装置は、Ｓｉ（シリボン）を主成分とす
る半導体基板と、該半導体基板上に形成した第１絶縁膜
と、該第１絶縁膜上に配線し、前記半導体基板とコンタ
クトホールを介して電気的に接続するＴｉＮ（窒化チタ
ン）、Ｗ（タングステン）又はＭｏ（モリブデン）から
なる第１配線膜と、該第１配線膜上に形成した第２絶縁
膜と、該第２絶縁膜に形成したスルーホールを前記第２
絶縁膜と実質的に同一膜厚で埋めたＷ（タングステン）
又はＭｏ（モリブデン）からなり、前記第１配線膜と電
気的に接続するプラグと、前記第２絶縁膜及び前記プラ
グ上に配線し、前記プラグと電気的に接続し、ＴｉＮ　
（窒化チタン）、Ｗ（タングステン）又はＭｏ（モリブ
デン）からなる層と、Ａρ　（アルミニウム）　、　Ｐ
ｄ　　（パラジウム）及びＳｉ（シリコン）を含み、Ｎ
ｂ　にニオブ）。
Ｃｒ（クロム）、Ｚｒ（ジルコニウム）、Ｍ。
（モリブデン）　、　Ｍｇ　（マグネシウム）及びＴａ
（タンタル）の少なくとも１種を０．０１〜５聾量％含
む合金からなる層との、少なくとも２層績造を有する第
２配線膜と、を有する。
本発明の半導体装置は、Ｓｉ　　（シリコン）をま成分
とする半導体基板と、該半導体基板上に形成した第１絶
縁膜と、該第１絶縁膜上に配線し、飢記半導体基板とコ
ンタクトホールを介して電気条に接続し、ＴｉＮ　（窒
化チタン）、Ｗ（タングステン）又はＭｏ（モリブデン
）からなる層と、Ａｌ　　（アルミニウム）、Ｐｄ（パ
ラジウム）及υＳｉ（シリコン）を含み、Ｎｂ（ニオブ
）、Ｃｒ（クロム）　、　Ｚｒ　（ジルコニウム）、Ｍ
ｏ（モリブデン）、Ｍｇ（マグネシウム）及びＴａ　　
（夕〉タル）の少なくとも１種をｏ、ｏ　ｉ　〜５重量
％毛む合金からなる層との、少なくとも２層構造を有す
る第１配線膜と、該第１配線膜上に形成した第２絶縁膜
と、該第２絶縁膜に形成したスルーホールを前記第２絶
縁膜と実質的に同一膜厚で埋めたＷ（タングステン）又
はＭｏ（モリブデン）からなり、前記第１配線膜と電気
的に接続するプラグと、前記第２絶縁膜及び前記プラグ
上に配線し、前記プラグと電気的に接続し、ＴｉＮ　（
窒化チタン）、Ｗ（タングステン）又はＭ　ｏ　（モリ
ブデン）からなる層と、Ａｌ（アルミニウム）、Ｐｄ（
パラジウム）及びＳｉ（シリコン）を含み、Ｎｂにニオ
ブ）　、　Ｃｒ　（クロム）　、　Ｚｒ　（ジルコニウ
ム）、Ｍｏ（モリブデン）、Ｍｇ（マグネシウム）及び
Ｔａ（タンタル）の少なくとも１種を０．０１〜５重量
％含む合金からなる層との、少なくとも２層構造を有す
る第２配線膜と、を有する。
本発明の半導体装置は、半導体基板と、該半導体基板上
に形成した第１絶縁膜と、該第１絶縁膜に形成したコン
タクトホールを、前記第１絶縁膜の膜厚以下で埋めたＴ
ｉＮ（窒化チタン）からなす、前記半導体基板と電気的
に接続するバリアと前記第１絶縁膜上に配線し、前記バ
リアと電気的に接続するＷ（タングステン）又はＭｏ（
モリブデン）からなる第１配線膜と、該第１配線膜上に
形成した第２絶縁膜と、該第２絶縁膜に形成したスルー
ホールを前記第２絶縁膜と実質的に同一膜厚で埋めたＷ
（タングステン）又はＭｏ（モリブデン）からなり、前
記第１配線膜と電気的に接続するプラグと、前記第２絶
縁膜及び前記プラグ上に配線し、前記プラグと電気的に
接続し、ＴｉＮ（窒化チタン）、Ｗ（タングステン）又
はＭＯ（モリブデン）からなる層と、ＡＭ　　（アルミ
ニウム）、Ｐｄ（パラジウム）及びＳｉ（シリコン）を
含み、Ｎｂにニオブ）、Ｃｒ（クロム）、Ｚｒ（ジルコ
ニウム）、Ｍｏ（モリブデン）　ｒ　Ｍ　ｇ（マグネシ
ウム）及びＴａ（タンタル）の少なくとも１種を０．０
１〜５重量％含む合金からなる層との、少なくとも２層
構造を有する第２配！ＩＩＡと、を有する。
本発明の半導体装置は、半導体基板と、該半導体基板上
に形成した第１絶縁膜と、該第１絶縁膜上に配線し、前
記半導体基板と前記第１絶縁膜に形成されたコンタクト
ホールを介して電気的に接続する第１配線膜と、該第１
１ｉｉ！線膜上に形成した第２絶縁膜と、該第２絶縁膜
に形成されたスルーホールを、前記第２絶縁膜と実質的
に同一膜厚で、前記第１配線膜と同一材料で埋め、前記
第１配線膜と電気的に接続するプラグと、前記第２絶ａ
膜及び前記プラグ上に配線し、前記プラグと電気的に接
続し、前記第１配線膜より低い比抵抗の第２配線膜と、
を有する。
ここで、比抵抗及び許容電流密度を具体的に示す。例え
ば、Ａｌ−３％Ｃｕは、比抵抗が３．５μΩｃｍ以下、
許容電流密度が５Ｘ１×１０６Ａ／−以下であり、Ａｆ
ｆｉ−１％Ｓｉは、比抵抗が３．２μΩｃｍ以下、許容
電流密度がＩ　Ｘ　１０Ｉ５Ａ／ａｌ以下である。また
、Ａｎは、比抵抗が３．０μΩｃｍ程度、許容電流密度
がｌＸ１０４Ａ／Ｊ程度である。
このように、本発明の半導体装置に用いる第２配線膜の
Ａｌ基合金は、Ｗ（比抵抗１５μΩｃｍ程度）を低抵抗
・高融点物質に用いる場合には、それより小さい比抵抗
の物質であればよい。つまりＷ以外の物質を低抵抗・高
融点物質に用いる場合であっても、それより小さい比抵
抗の物質であればよい。
さらに、本発明の半導体装置には、第１配線膜及び第２
配線膜が記載されているが、第２配線膜と同様の構成の
配線膜を第３配線膜及び第４配線膜として積層するもの
も含む。
コンタクトホールは、半導体基板と配線膜とが接触する
部分であり、０．５μｍプロセスの半導体装置では、直
径が０．５μｍ程度、高さが１μｍ程度となる。このコ
ンタクトホールの直径に対する高さの割合（高さ／直径
）をアスペクト比といい、この場合はアスペクト比が約
２である。
製造工程を考慮するとコンタクトホールの直径が０．６
μｍ程度、高さが０．９μｍ程度となる。スルーホール
は、配線膜と配線膜とが接触する部分である。
また、特に第１配線膜が柱状の結晶で形成されているこ
とが好ましく、バンブー構造であってもよい。
Ａｌ基合金の結晶粒界に２種以上の析出物が同時に析出
していることが望ましい。
低抵抗・高融点金属とＡｌ基合金との界面に酸化膜を有
することが望ましい。
配線膜が、低抵抗・高融点金属とＡｌ基合金とからなる
場合には、Ａｌ基合金の平均粒径が配線幅の６０％以上
の大きさを有することが望ましい。
さらに、低抵抗・高融点金属とＡ９基合金との間にＴｉ
ｅ（チタン・タングステン）を介在させることが望まし
い。これにより、高融点金属のバリア層としての効果を
向上することができる。
さらに、本発明の０．５μｍ以下プロセスの半導体装置
は、電流密度が５　Ｘ　１０”Ａ／ｃｄ以上という大電
流を１０年間連続通電しても、配線膜の抵抗増加率が１
２０％以下である。
また、温度２００℃の状態で電流密度が５×１０ＢＡ／
ａＪ以上の電流を１００時間通電しても、配線膜の抵抗
増加率が１２０％以下である。
この１０年間は、加速試験の条件下で次式に基づいてい
て比例計算されたものである。
ここで工は、電流密度、Ｑは活性化エネルギーＲは気体
定数、Ｔは総体温度、ｎは定数である。
また配線膜の抵抗増加察が１２０％になるということは
、電流通電後の抵抗値が電流通電前の抵抗値の１．２倍
になることを示し、配線寿命は配線膜の抵抗増加率が１
２０％になるまでの時間を示す。
さらに、本発明の半導体装置は、配線膜表面の粗さが０
．２μｍ以下、好ましくは０．１μｍ以下である。コン
タクトホールのカバレージは、配線の比抵抗を考慮する
と５０％以上が望ましい。
また、配線膜の比抵抗については第１配線膜が１５μΩ
ｃｍ以下であり、第２配線膜が６μΩｃｍ以下であるこ
とが好ましい、これは、高速ＳＲＡＭ等においては、第
２配線膜以上の配線膜で大電流が通れると考えられるか
らである。
これらの半導体装置により、従来使用されているＡｌ−
Ｓｉ合金／Ｔｉｅ、Ａｌ−Ｃｕ合金／Ｍ　ｏ　Ｓ　ｉ　
ｚ等の耐エレクトロマイグレーション以上の耐エレクト
ロマイグレーション性能を有し、配線の断線を防止でき
るという目的が達成される。
さらには、５ＸＩＯ’Ａ／−以上の大電流を通電しても
配線抵抗がほとんど増加しないという半導体装置が実現
できる。
本発明の半導体パッケージは、半導体装置を搭載するリ
ードフレームと、この半導体装置の最上部の配線膜とリ
ードフレームとの間を電気的に接続するワイヤと、半導
体装置及びワイヤの周囲を封止する封止材ヒを有する。
また、Ａｌ基合金をスパッタリングにより成膜する場合
のスパッタリング用ターゲットは、Ａｌ。
Ｐｄ及びＳｉを、有し、ニオブ（Ｎｂ）、クロム（Ｃｒ
）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、マグ
ネシウム（Ｍｇ）及びタンタル（Ｔａ）のいずれか一種
を０．０１〜５重量％含有する合金により構成されたこ
とを特徴とする。
本発明の半導体装置は、４Ｍビット以上の記を容量を有
するダイナミックＲＡＭ、又はＩＭビ二ト以上の記憶容
量を有するスタティックＲＡＭ６に適用することができ
る。
〔作用〕
積層配線におけるバリア層は、Ａｎ合金／バ１ア層の積
層配線では界面が極めて重要である。１なわちＡｌと反
応すると配線抵抗が増大し、耐コレクトロマイグレーシ
ョンが低下する。
Ｍ　ｏ　Ｓ　ｉ　ｚバリア層とＡｌ合金との積層配線し
。
おいては、温度４５０℃でアニールすると著しく反応が
進み、配線膜の抵抗が著しく増大する。
一方、ＴｉＷバリア層とＡＩＡ合金との積層配創におい
ても、Ｔｉが存在するため反応が進み、６線膜の抵抗が
増大する。
Ｗ等とＡｌ合金との積層配線においては、反ｎがほとん
どないことがわかった。したがってｗ笑とＡｎ合金との
界面には化合物がほとんど生成されず１００Ａ以下であ
る。特にＭＯはＡｌ合金との反応がなく、これはＭＯ表
面に強固な薄い酸化膜が形成されるためである１反応が
ないため配線抵抗は増加せず、しかも界面に酸化膜が存
在するため、Ａｌは移動しない。この酸化膜の厚さは５
０Å以下であることが望ましい、したがって大電流を通
電しても断線は起こらない。
一方、大電流を通電してり配線抵抗の増大を防止するた
めには、Ａｌ合金それ自体の耐エレクトロマイグレーシ
ョン性を向上させる必要がある。
このためには、結晶粒界を強化する必要がある。
例えば、Ａｌ−Ｐｄ−Ｎｂ−８ｉ合金では、粒界にはＡ
ｌ８ＮｂとＡｌ４Ｐｄとが同時に析出するため、Ａ　Ｑ
　４　Ｐ　ｄ　のみ析出する場合に比較して、２倍以上
強化できることがわかった。さらにＡｌ−Ｃｕ合金を用
いる場合よりも４倍以上強化できる。
すなわち、Ａ１２−Ｐｄ−Ｎｂ−５ｉ合金とＷ等との積
層配線によって、Ａｌ−Ｃｕ合金／Ｍｏ５ｉｚ及びＡｎ
−８ｉ合金／　Ｔ　ｉ　Ｗよりもかなり高い耐エレクト
ロマイグレーション性を得ることができる。
＊　ｆ＝　上記Ａ　Ｑ　−Ｐ　ｄ　−Ｎ　ｂ　−Ｓ　ｉ
合金は、Ｐｄが添加されているため、微細加工時のサイ
ドエッチがなく、０．６μｍ以下のパターニング特性も
十分である。
Ａｌ−Ｐｄ−Ｎｂ−５ｉ以外の合金トシテは。
ＡＭ−Ｐｄ−Ｃｒ−８ｉ、Ａｎ−Ｐｄ−Ｚｒ−８ｉ、Ａ
ｌ−Ｐｄ−Ｍｏ−８ｉ、Ａｌ−Ｐｄ−Ｍｇ−８ｉ、Ａｌ
−Ｐｄ−Ｔａ−８ｉ等が高い耐エレクトロマイグレーシ
ョン性を示す。
〔実施例〕
以下１図面に基づいて、実施例を説明する。
第１図は、本発明の半導体装置の断面概略図である。
半導体基板１上に、第１絶縁膜２が形成されている。第
１絶縁膜２上に成膜された第１配線膜３は、コンタクト
ホール４を介して、半導体基板１と接触している。さら
に第１配線膜３上に第２絶縁膜５が形成されている。第
２配ｇ膜５上に成膜された第２配線膜６は、二層構造を
有し、スルーホール７を介して、第１配線膜３と接触し
ている。
半導体基板１はシリコン（Ｓｉ）がらなり、部分的に不
純物がドープされている。第１配線膜３は、スパッタリ
ングにより形成されたｗＰＩＡであり、コンタクトホー
ル４におけるＷ膜のカバレージは５０％程度に形成した
。さらにスルー声−ル７をＷを用いＣＶＤ法で形成した
。このスルーホール７は、スパッタリング法で形成して
も良いが、Ｓｉ基板上への形成ではないので、基板上へ
のダメージがなく、ＣＶＤ法も適用できる。第２配線ｌ
１６の一層目はＭｏで形成し、二層目はＡｌ−Ｐｄ−Ｎ
ｂ−８ｉ合金で形成した。
これにより、電流密度が５×１ｏ６Ａ／Ｌｊ１という大
電流を通電してエレクトロマイグレーションのない半導
体装置が実現できた。
第２図は、本発明の別の半導体装置の断面概略図である
６ 半導体基板１上に、第１絶縁１１１２が形成されている
。第１絶縁膜２上に成膜された第１配線膜３は二層構造
を有し、コンタクトホール４を介して半導体基板１と接
触している。第１配線膜３の−層目はＭＯで形成し、二
層目はＡｆｉ−Ｐｄ−Ｎｂ−Ｓｉ合金で形成した。さら
に第１配線膜３上に第２絶縁膜５が形成されている。第
２絶縁膜５上に成膜された第２配線膜６も二層構造を有
し、スルーホール７を介して第１配線膜３と接触してい
る。第２配線膜６は、第１配線膜３と同様に形成した。
これにより、第１配線膜３及び第２配線ＴＩＡ６が比抵
抗４〜５μΩｃｍと小さいため、高速アクセスが要求さ
れる半導体装置に適用できる。
また、Ａｌ合全中へのＳｉの吸い上げを防止できる。
さらに、本実施例の膜構成により、１６Ｍビット以上の
ＤＲＡＭや４Ｍビット以上のＳＲＡＭも実現できる。
第１図、第２図の構造の配線膜を有する半導体装置のほ
か、多々の配線膜が実現できる。
例えば、Ａｌ合合金化高融点金属を形成し、配線膜とす
るものである。これにより、Ａｌ金合金酸化を防止する
ことができる。平坦度も一層向上し、ドライエッチを改
善することもできる。
さらに、配線膜が、ＴｉＷと高融点金属とＡｌ−Ｃｕ合
金の積層構造であることが望ましい。
ＴｉＷとＡｌ−Ｃｕ合金との間に高融点金属を介在させ
ることでＴｉとＣｕとの化合物の発生を抑制し、例えば
半導体基板にＳｉを用いた場合には、Ａｌ−Ｃｕ合金中
へのＳｉの吸い上げを抑制することができる。
また、Ｐｏ１ｙＳｉ上に高融点金属を形成し、さらに高
融点金属上にＡ１合金を形成することも望ましい。
半導体（Ｓｉ）基板上に、Ａｌを形成し、さらに、Ｔｉ
Ａｎａ又はＭｏＡｌｔｚを形成する。さらに、Ｗ、Ｍｏ
又はＴｉＮを形成し、その上にＡｆｌを形成し、配線膜
とすることが望ましい、これにより、１番目のＡｌ１と
２番目のＡｌとの密着性を向上させることができるとと
もに、２番目のＡｎへのＳｉの吸い上げを防止すること
ができる。
第３図は、直径０．５μｍ、高さ１μｍのアスペクト比
２．０　のコンタクトホールを用いて、ＷあるいはＭｏ
膜をカバレージを変化させて形成し、耐エレクトロマイ
グレーション性を評価した結果である。
耐エレクトロマイグレーション性は許容電流密度で表す
。またカバレージは第４図に示すように、コンタクトホ
ール４の側壁に付着したＷあるいはＭｏ膜の膜厚（１）
に対する絶縁膜２上に成膜したＷあルイはＭｏ膜（７）
Ｉｌｌ　（Ｔ）　（７）割合（ｔ／Ｔ）で示す。尚、符
号１は半導体基板、３は配線膜を示す。
第３図から、カバレージが高くなるほど許容電流密度が
大きくなることがわかる。特に本実施例においては５　
ｘ　１０１５Ａ／ａｔの許容電流密度を得るには、４０
％以上のカバレージが必要であることがわかる。
第３図において、カバレージ１００％の配線膜はＣＶＤ
法により形成した。しかしＣＶＤ法による配線膜は、表
面に０．２μｍ以上の凹凸が形成されこの上に形成され
る絶縁膜や絶縁膜上に形成される第２配線膜にこの凹凸
が影響し、断線等の問題が生じる。
また、配線膜がＷの場合には、Ｗ膜はＷＦａのＨｚ還元
によって形成するため。
ＷＦｓ＋３Ｈｚ→Ｗ＋　６　ＨＦ の反応によってＨＦが形成され、半導体基板にダイメー
ジを与える。
一方、ＷあるいはＭｏ膜をスパッタリングで上記微細コ
ンタクトホールに形成できれば、半導体基板のダメージ
を防止できるとともに、平坦な配線膜が可能となる。
しかし、従来のスパッタリング技術では微細コンタクト
ホールに３０％以上のカバレージで配線膜を形成するこ
とは難しい。
第５図はスパッタ時のバイアス電圧を変化させて、コン
タクトホールの底部と側壁とのステップカバレージを調
べた結果である。
バイアス電圧がＯのスパッタリングでは底部のステップ
カバレージは良いが、側壁のステップカバレージは悪い
。つまり底部にはＷが良く形成されているが、側壁には
Ｗがほとんど付着していないことを示している。バイア
ス電圧が高くなるにつれて、リスバッタリングにより底
部のカバレージが小さくなり、側壁のカバレージが大き
くなる。
しかしこのような従来のスパッタリング技術では、底部
と側壁との両方のカバレージを本発明の望まれる状態で
ある５０％以上とすることは不可能であることがわかっ
た。
なお、１０−３Ｔｏｒｒでスパッタリングした場合のカ
バレージは、１０″″’Ｔｏｒｒでスパッタリングした
場合よりも１０％程度低いことがわかった。
第６図は、スパッタとバイアスとを交互に繰り返す方法
に着目し、そのバイアス時間比を変化させ、Ｗについて
カバレージを調べた結果を示す。
バイアス時間比によりカバレージが変化することがわか
る。さらに、第６図からバイアス時間比が０．４〜０．
９の時に、カバレージ５０％以上が達成できることがわ
かる。
尚、／ｌの場合はバイアス時間比が０．３　のときにカ
バレージが最大値となった。
上記方法で形成したＷ膜は半導体基板の材料であるＳｉ
や絶縁膜の材料である５ｉＯ１との密着性も極めて良好
であった。さらに配線膜の比抵抗も１１〜１３μΩｃｍ
と従来のスパッタリングとほぼ同程度のものが得られた
。
第７図は、Ａｌ−Ｓｉ単層膜、Ａｌ−８ｉ／Ｔ　ｉ　Ｗ
　、　Ａ　Ｑ　−Ｓ　ｉ　／　Ｗ及びＡ　Ｑ　−Ｓ　ｉ
　／　Ｍ　ｏ積層膜の耐エレクトロマイグレーション性
を評価した結果である。
ここでＲは通電後の配線抵抗、Ｒｏは通電前の配線抵抗
を示している。また温度１５０℃の状態で電流密度３ｘ
　１０６Ａ／ａＪで評価した。
Ａｌ−Ｓｉ単層膜は、通電時間が１０時間以内でＲ／Ｒ
ｏが５００％に達していることがわかる。
Ａｌ−８ｉ／ＴｉＷ、Ａｌ２−８ｉ／Ｗ及びＡｌ２−　
Ｓ　ｉ　／　Ｍ　ｏ積ＷＪ膜は、通電時間とともに配線
抵抗が増加していることがわかる。これは通電により、
Ａｆｉが移動し粒界にそってＡｌがわずかに断線し、バ
リア層であるＴｉＷ、ＷあるいはＭｏに抵抗が加わり、
配線全体の抵抗が増加するためである。
第８図は、Ａｌ配線にエレクトロマイグレーションによ
りスリットが形成され場合の積層配線の概略図である。
バリア層１１上に、Ａｌ配線層１２が成膜されている。
バリア層１１の膜厚は０．２μｍ　、Ａｌ配線層１２の
膜厚は０．４μｍ　と形成した。
バリア層１１の材料をＴｉＷ及びＷとした場合について
配線抵抗の増加を計算した結果を表に示す。
表 表より、ＴｉＷをバリア層とした場合に対して、Ｗをバ
リア層とした場合の方がスリット発生時の抵抗増加が少
ないことがわかる。したがってバリア層としてはＡＩ２
配線層に対してはＴｉＷ膜に比較してＷ膜の方が適して
いることがわかる。
第９図は、Ａｌ−８ｉ／Ｗ及びＡｌ−８ｉ／Ｍｏ積層膜
に通電したときのＡｌ−８ｉ膜の移動量を測定した結果
を示す。
第９図から、Ｗ膜上のＡｌ２−８ｉ膜よりもＭＯ膜上の
Ａｌ−８ｉｒＩＡの方が移動しにくいことがわかる。
以上の結果から、バリア層としてはＭＯが最も適してい
ることがわかる。
積層配線の抵抗は通電によりＡｌが移動し、Ａｌの粒界
でのわずかな断線によって生ずる。したがって配線抵抗
の増加を防止するためには粒界強度の高いＡｌ合金が必
要である。
第１０図は、各種Ａｌ合金の粒界強度を疲労試験によっ
て評価した結果である。
第１０図から、Ａｌ−Ｐｄ−Ｎｂ−Ｓｉ合金の粒界強度
が最も高く、Ａｌ−Ｐｄ−Ｍｏ−Ｓｉ合金、Ａｌ　−Ｐ
ｄ−Ｚｒ−Ｓｉ合金、Ａｌ−Ｐｄ−Ｃｒ−８ｉ合金、Ａ
ｌ２−Ｐｄ−Ｔａ−Ｓｉ合金及びＡｌ−Ｐｄ−Ｍｇ−Ｓ
ｉ合金が良い特性を示した。
第１１図は、破断時間とエレクトロマイグレーションに
よる断線時間との関係を示したものである。
第１１図から紙断時間の長い材料の方が、エレクトロマ
イグレーションによる断線時間が長いことがわかる。
第１２図は、Ａｌ２−Ｐｄ−Ｎｉ−８ｉ合金とＭｏとの
積層配線において、耐エレクトロマイグレーション性を
他のＡｌ合金とＭｏとの積層配線と比較して評価した結
果を示す。
第１２図から、Ａ　Ｑ　−Ｐ　ｄ　−Ｎ　ｂ　−Ｓ　ｉ
　／　Ｍ　。
配線が特に耐エレクトロマイグレーション性が優れてい
ることがわかる。
第１３図は、本発明のＩＣパッケージの一実施例を示し
たものである。
符号１１は、半導体基板上に配線膜を形成してなる半導
体装置である。この配線膜は、Ｗ又はＭｏのいずれかを
含む層と、Ａｆｌ基合金合金層積層構造を有し、この配
線は、電流密度５Ｘ１０ＩＩＡ／ａ（以上を許容するこ
とができる。
符号１２は、基板を搭載するリードフレーム、符号１２
は、配線膜とリードフレーム１２との間を電気的に接続
するワイヤ、符号１４は配線膜を備えた半導体基板１１
及びワイヤ１３の周囲を封止する封止材をそれぞれ示す
。
本発明の半導体装置を搭載したＩＣパッケージは高い電
流密度で使用できる。
〔発明の効果〕
本発明によれば従来使用されているＡｌ−８ｉ合金／　
Ｔ　ｉ　Ｗ又はＡｌ−Ｃｕ合金／　Ｍ　ｏ　Ｓ　ｉ　ｚ
等の耐エレクトロマイグレーション以上の耐エレクトロ
マイグレーション性能を有し、配線の断線を防止するこ
とができる。
さらに本発明によれば、５　Ｘ　１０”Ａ／ａＪ以上の
大電流を通電しても、エレクトロマイグレーションによ
る配線抵抗がほとんど増加しない半導体装置を提供する
ことができる。
【図面の簡単な説明】
第１図は及び第２図は本発明の半導体装置の断面概略図
、第３図はカバレージ変化に対する許容電流密度を示す
図、第４図はカバレージ説明図、第５図はバイアス電圧
に対するステップカバレージを示す図、第６図はバイア
ス時間比に対するカバレージを示す図、第７図は耐エレ
クトロマイグレーション性と抵抗増加率との関係図、第
８図はＡｌ配線にスリットが形成された場合の積層配線
概略図、第９図は電流密度と移動速度との関係図、第１
０向は各種Ａｌ合金に対する破断時間を示す図、第１１
図は破断時間とエレクトロマイグレーションによる断線
時間との関係図、第１２図はＡ　Ｑ　−Ｐ　ｄ　−Ｎ　
ｂ　−Ｓ　ｉ　／　Ｍ　ｏ積層配線を他のＡｌ合金／　
Ｍ　ｏ積層配線と比較して評価した図、第Ｉ３図は本発
明のＩＣパッケージの一実施例を示した図である。 １・・・半導体基板、２．５・・・絶縁膜、３，６・・
・配線膜 図 第 図 第 ３ 図 ６゜ ００ カバレージＣ％〉 第 図 カバレージ：〒Ｘ１００（％） 第 図 電流密度（ｘ１ｏ’Ａ／の２） 第１１ 図 ０００ ０００ ０００ 破断時間（Ｓ） 第１２図 時間（ｈ）

Claims (1)

  1. 【特許請求の範囲】 １、半導体基板と、 該半導体基板上に形成した第１絶縁膜と、 該第１絶縁膜上に配線し、前記半導体基板とコンタクト
    ホールを介して電気的に接続し、比抵抗が５〜１５μΩ
    ｍであつて、許容電流密度が１×１０＾６〜１×１０＾
    ８Ａ／ｃｍ＾２である第１配線膜と、 該第１配線膜上に形成した第２絶縁膜と、 該第２絶縁膜に形成したスルーホールを前記第２絶縁膜
    と実質的に同一膜厚で埋めた高融点・低抵抗物質からな
    り、前記第１配線膜と電気的に接続するプラグと、 前記第２絶縁膜及び前記プラグ上に配線し、前記プラグ
    と電気的に接続し、少なくとも高融点・低抵抗物質から
    なる層とＡｌ基合金からなる層との積層構造を有する第
    ２配線膜と、 を有する半導体装置。 ２、半導体基板と、 該半導体基板上に形成した第１絶縁膜と、 該第１絶縁膜上に配線し、前記半導体基板とコンタクト
    ホールを介して電気的に接続し、比抵抗が５〜１５μΩ
    ｃｍであつて、許容電流密度が１×１０＾６〜１×１０
    ＾−＾８Ａ／ｃｍであり、バンブー構造を有する第１配
    線膜と、 該第１配線膜上に形成した第２絶縁膜と、 該第２絶縁膜に形成したスルーホールを前記第２絶縁膜
    と実質的に同一膜厚で埋めた高融点・低抵抗物質からな
    り、前記第１配線膜と電気的に接続するプラグと、 前記第２絶縁膜及び前記プラグ上に配線し、前記プラグ
    と電気的に接続し、少なくとも高融点・低抵抗物質から
    なる層とＡｌ基合金からなる層との積層構造を有する第
    ２配線膜と、 を有する半導体装置。 ３、半導体基板と、 該半導体基板上に形成した第１絶縁膜と、 該第１絶縁膜上に配線し、前記半導体基板とコンタクト
    ホールを介して電気的に接続し、比抵抗が５〜１５μΩ
    ｃｍであつて、許容電流密度が１×１０＾６〜１×１０
    ＾８Ａ／ｃｍ＾２である第１配線膜と、 該第１配線膜上に形成した第２絶縁膜と、 該第２絶縁膜に形成したスルーホールを前記第２絶縁膜
    と実質的に同一膜厚で埋めた高融点・低抵抗物質からな
    り、前記第１配線膜と電気的に接続するプラグと、 前記第２絶縁膜及び前記プラグ上に配線し、前記プラグ
    と電気的に接続し、少なくとも高融点・低抵抗物質から
    なる層と結晶粒界に２種類以上の析出物が同時に析出し
    ているＡｌ基合金からなる層の積層構造を有する第２配
    線膜と、を有する半導体装置。 ４、半導体基板と、 該半導体基板上に形成した第１絶縁膜と、 該第１絶縁膜上に配線し、前記半導体基板とコンタクト
    ホールを介して電気的に接続し、比抵抗が５〜１５μΩ
    ｃｍであつて、許容電流密度が１×１０＾６〜１×１０
    ＾８Ａ／ｃｍ＾２である第１配線膜と、 該第１配線膜上に形成した第２絶縁膜と、 該第２絶縁膜に形成したスルーホールを前記第２絶縁膜
    と実質的に同一膜厚で埋めた高融点・低抵抗物質からな
    り、前記第１配線膜と電気的に接続するプラグと、 前記第２絶縁膜及び前記プラグ上に配線し、前記プラグ
    と電気的に接続し、比抵抗が５〜１５μΩｃｍである物
    質からなる層と比抵抗が２〜４μΩｃｍである物質から
    なる層との少なくとも２層構造を有する第２配線膜と、 を有する半導体装置。 ５、半導体基板と、 該半導体基板上に形成した第１絶縁膜と、 該第１絶縁膜上に配線し、前記半導体基板とコンタクト
    ホールを介して電気的に接続し、比抵抗が５〜１５μΩ
    ｃｍであつて高融点物質からなる第１配線膜と、 該第１配線膜上に形成した第２絶縁膜と、 該第２絶縁膜に形成したスルーホールを前記第２絶縁膜
    と実質的に同一膜厚で埋めた比抵抗が５〜１５μΩｃｍ
    であつて高融点物質からなるプラグと、 前記第２絶縁膜及び前記プラグ上に配線し、前記プラグ
    と電気的に接続し、比抵抗が５〜１５μΩｃｍであつて
    高融点物質からなる層と比抵抗が２〜４μΩｃｍであつ
    て許容電流密度が１×１０＾４〜１０＾６Ａ／ｃｍであ
    るＡｌ（アルミニウム）を主成分とする合金からなる層
    との少なくとも２層構造を有する低抵抗であつて高電流
    密度である第２配線膜と、 を有する半導体装置。 ６、Ｓｉ（シリコン）を主成分とする半導体基板と、 該半導体基板上に形成した第１絶縁膜と、 該第１絶縁膜上に配線し、前記半導体基板とコンタクト
    ホールを介して電気的に接続するＴｉＮ（窒化チタン）
    、Ｗ（タングステン）又はＭｏ（モリブデン）からなる
    第１配線膜と、該第１配線膜上に形成した第２絶縁膜と
    、 該第２絶縁膜に形成したスルーホールを前記第２絶縁膜
    と実質的に同一膜厚で埋めたＷ（タングステン）又はＭ
    ｏ（モリブデン）からなり、前記第１配線膜と電気的に
    接続するプラグと、前記第２絶縁膜及び前記プラグ上に
    配線し、前記プラグと電気的に接続し、ＴｉＮ（窒化チ
    タン）、Ｗ（タングステン）又はＭｏ（モリブデン）か
    らなる層と、Ａｌ（アルミニウム）、Ｐｄ（パラジウム
    ）及びＳｉ（シリコン）を含み、Ｎｂ（ニオブ）、Ｃｒ
    （クロム）、Ｚｒ（ジルコニウム）、Ｍｏ（モリブデン
    ）、Ｍｇ（マグネシウム）及びＴａ（タンタル）の少な
    くとも１種を０．０１〜５重量％含む合金からなる層と
    の、少なくとも２層構造を有する第２配線膜と、 を有する半導体装置。 ７、Ｓｉ（シリコン）を主成分とする半導体基板と、 該半導体基板上に形成した第１絶縁膜と、 該第１絶縁膜上に配線し、前記半導体基板とコンタクト
    ホールを介して電気的に接続し、ＴｉＮ（窒化チタン）
    、Ｗ（タングステン）又はＭｏ（モリブデン）からなる
    層と、Ａｎ（アルミニウム）、Ｐｄ（パラジウム）及び
    Ｓｉ（シリコン）を含み、Ｎｂ（ニオブ）、Ｃｒ（クロ
    ム）、Ｚｒ（ジルコニウム）、Ｍｏ（モリブデン）、Ｍ
    ｇ（マグネシウム）及びＴａ（タンタル）の少なくとも
    １種を０．０１〜５重量％含む合金からなる層との、少
    なくとも２層構造を有する第１配線膜と、 該第１配線膜上に形成した第２絶縁膜と、 該第２絶縁膜に形成したスルーホールを前記第２絶縁膜
    と実質的に同一膜厚で埋めたＷ（タングステン）又はＭ
    ｏ（モリブデン）からなり、前記第１配線膜と電気的に
    接続するプラグと、前記第２絶縁膜及び前記プラグ上に
    配線し、前記プラグと電気的に接続し、ＴｉＮ（窒化チ
    タン）、Ｗ（タングステン）又はＭｏ（モリブデン）か
    らなる層と、Ａｌ（アルミニウム）、Ｐｄ（パラジウム
    ）及びＳｉ（シリコン）を含み、Ｎｂ（ニオブ）、Ｃｒ
    （クロム）、Ｚｒ（ジルコニウム）、Ｍｏ（モリブデン
    ）、Ｍｇ（マグネシウム）及びＴａ（タンタル）の少な
    くとも１種を０．０１〜５重量％含む合金からなる層と
    の、少なくとも２層構造を有する第２配線膜と。 を有する半導体装置。 ８、半導体基板と、 該半導体基板上に形成した第１絶縁膜と、 該第１絶縁膜に形成したコンタクトホールを、前記第１
    絶縁膜の膜厚以下で埋めたＴｉＮ（窒化チタン）からな
    り、前記半導体基板と電気的に接続するバリアと、 前記第１絶縁膜上に配線し、前記バリアと電気的に接続
    するＷ（タングステン）又はＭｏ（モリブデン）からな
    る第１配線膜と、 該第１配線膜上に形成した第２絶縁膜と、 該第２絶縁膜に形成したスルーホールを前記第２絶縁膜
    と実質的に同一膜厚で埋めたＷ（タングステン）又はＭ
    ｏ（モリブデン）からなり、前記第１配線膜と電気的に
    接続するプラグと、前記第２絶縁膜及び前記プラグ上に
    配線し、前記プラグと電気的に接続し、ＴｉＮ（窒化チ
    タン）、Ｗ（タングステン）又はＭｏ（モリブデン）か
    らなる層と、Ａｎ（アルミニウム）、Ｐｄ（パラジウム
    ）及びＳｉ（シリコン）を含み、Ｎｂ（ニオブ）、Ｃｒ
    （クロム）、Ｚｒ（ジルコニウム）、Ｍｏ（モリブデン
    ）、Ｍｇ（マグネシウム）及びＴａ（タンタル）の少な
    くとも１種を０．０１〜５重量％含む合金からなる層と
    の、少なくとも２層構造を有する第２配線膜と、 を有する半導体装置。 ９、半導体基板と、 該半導体基板上に形成した第１絶縁膜と、 該第１絶縁膜上に配線し、前記半導体基板と前記第１絶
    縁膜に形成されたコンタクトホールを介して電気的に接
    続する第１配線膜と、 該第１配線膜上に形成した第２絶縁膜と、 該第２絶縁膜に形成されたスルーホールを、前記第２絶
    縁膜と実質的に同一膜厚で、前記第１配線膜と同一材料
    で埋め、前記第１配線膜と電気的に接続するプラグと、 前記第２絶縁膜及び前記プラグ上に配線し、前記プラグ
    と電気的に接続し、前記第１配線膜より低い比抵抗の第
    ２配線膜と、 を有する半導体装置。 １０、半導体基板上に第１絶縁膜を形成する工程と、該
    第１絶縁膜にコンタクトホールを形成する工程と、 前記第１絶縁膜上であつて、前記半導体基板と前記コン
    タクトホールを介して電気的に接続するように、比抵抗
    が５〜１５μΩｃｍ及び許容電流密度が１×１０＾８〜
    １×１０＾８Ａ／ｃｍ＾２である第１配線膜を形成する
    工程と、 該第１配線膜上に第２絶縁膜を形成する工程と、 該第２絶縁膜にスルーホールを形成する工程と、 該スルーホールを、前記第１配線膜と電気的に接続し、
    前記第２絶縁膜と実質的に同一膜厚になるように、高融
    点・低抵抗物質で埋め、プラグを形成する工程と、 前記第２絶縁膜及び前記プラグ上であつて、前記プラグ
    と電気的に接続するように、高融点・低抵抗物質からな
    る層とＡｌ基合金からなる層とを積層し、少なくとも２
    層構造の第２配線膜を形成する工程と、 を有する半導体装置の製造方法。 １１、請求項１記載の半導体装置を搭載するリードフレ
    ームと、 前記半導体装置の最上部の配線膜と前記リードフレーム
    との間を電気的に接続するワイヤと、前記半導体装置及
    び前記ワイヤの周囲を封止する封止材と、 を有する半導体パッケージ。
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