JPH04120755A - マスタースライス方式集積回路装置用遅延セル - Google Patents
マスタースライス方式集積回路装置用遅延セルInfo
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- 239000002184 metal Substances 0.000 abstract description 23
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマスタースライス方式集積回路装置における遅
延回路に関する。
延回路に関する。
従来のマスタースライス方式集積回路装置は、遅延回路
を構成するために、論理回路素子の遅延時間を用いて遅
延回路を構成していた。
を構成するために、論理回路素子の遅延時間を用いて遅
延回路を構成していた。
近年、マスタースライス方式集積回路装置の論理回路素
子の遅延時間は、高速化してきており、論理回路素子で
あるインバータの遅延時間は、Ｉｎｓを下回るようにな
ってきている。よって、前述の従来技術で論理回路素子
の遅延時間を用いて遅延回路を構成しようとすると、論
理回路素子数が増加し集積回路装置の面積が増加する。
子の遅延時間は、高速化してきており、論理回路素子で
あるインバータの遅延時間は、Ｉｎｓを下回るようにな
ってきている。よって、前述の従来技術で論理回路素子
の遅延時間を用いて遅延回路を構成しようとすると、論
理回路素子数が増加し集積回路装置の面積が増加する。
そのため、集積回路のコストの増加、集積回路の大型化
という問題点を有する。
という問題点を有する。
そこで本発明は、このような問題点を解決するもので、
その目的とするところはマスタースライス方式集積回路
装置の面積を増加させることなく、遅延回路を構成する
ことを目的とする。
その目的とするところはマスタースライス方式集積回路
装置の面積を増加させることなく、遅延回路を構成する
ことを目的とする。
本発明のマスタースライス方式集積回路装置用遅延セル
は、 ａ）マスタースライス方式集積回路装置の入出力セル領
域内に配置されたセルにおいて、ｂ）前記セルは第一の
キャパシタと第二のキャパシタと、 Ｃ）信号配線接続端子と、 ｄ）電源配線接続端子とを有し、 ｅ）前記キャパシタの断面構造は、上層から、信号配線
層、電気的絶縁層、電源配線層、電気的絶縁層、マスタ
ースライス方式集積回路装置ｔ基板の順に構成され、 ｆ）前記第一のキャパシタは、前記信号配線層と前記電
源配線層の間に構成され、 ｇ）前記第二のキャパシターよ、前記電源配線層とマス
タースライス方式集積回路装置基板の間に構成され、 ｈ）前ｇ己電源配線層と前記マスタースライス方式集積
回路装置基板とは、異なった電位であり、ｉ）前記信号
配線層と前記信号配線接続端子とが、電気的に接続され
、 ｊ）前記電源配線層と前記電源配線接続端子とが、電気
的に接続されたことを特徴とする。
は、 ａ）マスタースライス方式集積回路装置の入出力セル領
域内に配置されたセルにおいて、ｂ）前記セルは第一の
キャパシタと第二のキャパシタと、 Ｃ）信号配線接続端子と、 ｄ）電源配線接続端子とを有し、 ｅ）前記キャパシタの断面構造は、上層から、信号配線
層、電気的絶縁層、電源配線層、電気的絶縁層、マスタ
ースライス方式集積回路装置ｔ基板の順に構成され、 ｆ）前記第一のキャパシタは、前記信号配線層と前記電
源配線層の間に構成され、 ｇ）前記第二のキャパシターよ、前記電源配線層とマス
タースライス方式集積回路装置基板の間に構成され、 ｈ）前ｇ己電源配線層と前記マスタースライス方式集積
回路装置基板とは、異なった電位であり、ｉ）前記信号
配線層と前記信号配線接続端子とが、電気的に接続され
、 ｊ）前記電源配線層と前記電源配線接続端子とが、電気
的に接続されたことを特徴とする。
第１図は、本発明の一実施例におけるマスタースライス
方式集積回路装置用遅延セル全体の平面図であり、１０
１はマスタースライス方式集積回路装置用遅延セル、１
０２は第一層目金属配線、１０３は第二層目金属配線、
１０４はパッド電極開口部であり、パッド電極開口部１
０４の下には、第一層目金属配線１０２と第二層目金属
配線１０３とが、電気的絶縁膜を挟んで配置され、第一
のキャパシタを構成し、第二層目金属配線１０３とマス
タースライス方式集積回路装置基板とが、電気的絶縁膜
を挟んで配置され、第二のキャパシタを構成している。
方式集積回路装置用遅延セル全体の平面図であり、１０
１はマスタースライス方式集積回路装置用遅延セル、１
０２は第一層目金属配線、１０３は第二層目金属配線、
１０４はパッド電極開口部であり、パッド電極開口部１
０４の下には、第一層目金属配線１０２と第二層目金属
配線１０３とが、電気的絶縁膜を挟んで配置され、第一
のキャパシタを構成し、第二層目金属配線１０３とマス
タースライス方式集積回路装置基板とが、電気的絶縁膜
を挟んで配置され、第二のキャパシタを構成している。
１０５は信号配線接続端子、１０６は電源配線接続端子
であり、電源配線接続端子１０６は、マスタースライス
方式集積回路装置基板と異なった電圧が供給され、信号
配線接続端子１０５は、遅延を付けたい信号配線に接続
する。
であり、電源配線接続端子１０６は、マスタースライス
方式集積回路装置基板と異なった電圧が供給され、信号
配線接続端子１０５は、遅延を付けたい信号配線に接続
する。
なお、マスタースライス方式集積回路装置用遅延セルは
、マスタースライス方式集積回路装置の入出力セル配置
領域内の任意の位置に配置できるようにセル化されてい
る。
、マスタースライス方式集積回路装置の入出力セル配置
領域内の任意の位置に配置できるようにセル化されてい
る。
第２図は、第１図の線ａにおける垂直縦方向の断面図で
あり、２０１，２０３，２０５は電気的絶縁膜、２０２
は第一層目金属配線であり、信号配線と接続する。２０
４は第二層目金属配線であり、電源配線に接続される。
あり、２０１，２０３，２０５は電気的絶縁膜、２０２
は第一層目金属配線であり、信号配線と接続する。２０
４は第二層目金属配線であり、電源配線に接続される。
２０６はマスタースライス方式集積回路装置基板、２０
７はパッド電極開口部である。前記第一層目金属配線２
０２と、前記第二層目金属配線２０４との間に第一のキ
ャパシタが形成され、前記第二層目金属配線２０４とマ
スタースライス方式集積回路装置基板２０６との間に第
二のキャパシタが形成される。
７はパッド電極開口部である。前記第一層目金属配線２
０２と、前記第二層目金属配線２０４との間に第一のキ
ャパシタが形成され、前記第二層目金属配線２０４とマ
スタースライス方式集積回路装置基板２０６との間に第
二のキャパシタが形成される。
また、第２図の２０２，２０４，２０７は、それぞれ第
１図の１０２． １０３． １０４と等しい。
１図の１０２． １０３． １０４と等しい。
第３図は、本発明の一実施例におけるマスタースライス
方式集積回路装置の一部平面図であり、３０１はマスタ
ースライス方式集積回路Ｖ装置、３０２はリードフレー
ム、３０３はトランジスタ配置領域、３０４４；ｔＶＤ
Ｄ側電源配電源配線５はＶＳＳ側電源配線、３０６は本
発明のマスタースライス方式集積回路装置用遅延セル（
以下、遅延セルと略す）であり、遅延セル３０６は、前
記第１図及び、第２図に示された構造をなしている。３
１０は信号配線、３１１，３１２は論理回路素子であり
、論理回路素子３１１の出力は、論理回路素子３１２の
入力と遅延セル３０６の信号配線接続端子に接続される
。３０７は入出力セル、３０８はパッド電極開口部、３
０９はボンディングワイヤーであり、前記遅延セル３０
６の配置位置は、前記人出力セル３０７の配置されてい
ない、入出力セル配置領域内に配置され、前記信号配線
３１０は、信号配線接続端子に電気的接続され、前記ｖ
ＳＳ側電源配線３０５は、電源配線接続端子に電気的に
接続される。前３己実施例では、マスタースライス方式
集積回路装置基板の電位がｖＳＳの場合である。
方式集積回路装置の一部平面図であり、３０１はマスタ
ースライス方式集積回路Ｖ装置、３０２はリードフレー
ム、３０３はトランジスタ配置領域、３０４４；ｔＶＤ
Ｄ側電源配電源配線５はＶＳＳ側電源配線、３０６は本
発明のマスタースライス方式集積回路装置用遅延セル（
以下、遅延セルと略す）であり、遅延セル３０６は、前
記第１図及び、第２図に示された構造をなしている。３
１０は信号配線、３１１，３１２は論理回路素子であり
、論理回路素子３１１の出力は、論理回路素子３１２の
入力と遅延セル３０６の信号配線接続端子に接続される
。３０７は入出力セル、３０８はパッド電極開口部、３
０９はボンディングワイヤーであり、前記遅延セル３０
６の配置位置は、前記人出力セル３０７の配置されてい
ない、入出力セル配置領域内に配置され、前記信号配線
３１０は、信号配線接続端子に電気的接続され、前記ｖ
ＳＳ側電源配線３０５は、電源配線接続端子に電気的に
接続される。前３己実施例では、マスタースライス方式
集積回路装置基板の電位がｖＳＳの場合である。
なお、マスタースライス方式集積回路装置基板の電位が
ＶＳＳの場合、遅延セルの電源接続端子は、ＶＤＤに電
気的に接続することによっても同じ効果が得られる。
ＶＳＳの場合、遅延セルの電源接続端子は、ＶＤＤに電
気的に接続することによっても同じ効果が得られる。
なお、前記遅延セル３０６の使用個数は、任意である。
第４図は、第３図における線すの断面図と等価回路を示
した電気回路図であり、４０１は本発明のマスタースラ
イス方式集積回路装置用遅延セル、４０２．４０３は論
理回路素子、４０４は信号配線、４０５はｖＳＳ側電源
配線、４０８はＶＤＤ側電源配線であり、マスタースラ
イス方式集積回路装置基板と電気的に接続されている。
した電気回路図であり、４０１は本発明のマスタースラ
イス方式集積回路装置用遅延セル、４０２．４０３は論
理回路素子、４０４は信号配線、４０５はｖＳＳ側電源
配線、４０８はＶＤＤ側電源配線であり、マスタースラ
イス方式集積回路装置基板と電気的に接続されている。
論理回路素子４０２の出力は、論理回路素子４０３の入
力と遅延セル４０１の信号配線接続端子とに接続される
。４０６は第一層目金属配線と第二層目金属配線との間
に形成される第一のキャパシタを示し、４０７は第二層
目金属配線層とマスタースライス方式集積回路［基板と
の間に形成される第二のキャパシタを示す、前記第一の
キャパシタは、遅延回路を構成するために使用され、第
二のキャパシタは、ＶＤＤ側電源配線とｖＳＳ側電源配
線との間に接続され、回路の安定化に使用する。
力と遅延セル４０１の信号配線接続端子とに接続される
。４０６は第一層目金属配線と第二層目金属配線との間
に形成される第一のキャパシタを示し、４０７は第二層
目金属配線層とマスタースライス方式集積回路［基板と
の間に形成される第二のキャパシタを示す、前記第一の
キャパシタは、遅延回路を構成するために使用され、第
二のキャパシタは、ＶＤＤ側電源配線とｖＳＳ側電源配
線との間に接続され、回路の安定化に使用する。
なお、第４図に示されている４０１，４０２゜４０３．
４０４，４０５は、それぞれ、第３図の３０６．３１１
，３１２，３１０，３０５と同じものを示す。
４０４，４０５は、それぞれ、第３図の３０６．３１１
，３１２，３１０，３０５と同じものを示す。
以上、述べたように本発明によれば、マスタースライス
方式集積回路装置の入出力セル配置領域内にキャパシタ
を設け、このキャパシタをｖＳＳ側電源配線と信号配線
とに接続する構造にしたため、マスタースライス方式集
積回路装置の面積を増加させることなく、遅延回路を構
成することが可能となる。また、遅延セルの断面構造を
、上層から、信号配線層、電気的絶縁層、電源配線層、
電気的絶縁層、マスタースライス方式集積回路装置基板
の順に構成し、なおかつ、マスタースライス方式集積回
路装置基板と電源配線層とを、異なった電位にすること
により、電源間にキャパシタをもたせることが可能とな
り、電源間の電気的雑音の低減化に寄与する。これによ
り、集積回路のコストの低下、集積回路の小型化、集積
回路装置の安定動作などの効果を有する。
方式集積回路装置の入出力セル配置領域内にキャパシタ
を設け、このキャパシタをｖＳＳ側電源配線と信号配線
とに接続する構造にしたため、マスタースライス方式集
積回路装置の面積を増加させることなく、遅延回路を構
成することが可能となる。また、遅延セルの断面構造を
、上層から、信号配線層、電気的絶縁層、電源配線層、
電気的絶縁層、マスタースライス方式集積回路装置基板
の順に構成し、なおかつ、マスタースライス方式集積回
路装置基板と電源配線層とを、異なった電位にすること
により、電源間にキャパシタをもたせることが可能とな
り、電源間の電気的雑音の低減化に寄与する。これによ
り、集積回路のコストの低下、集積回路の小型化、集積
回路装置の安定動作などの効果を有する。
第１図は、本発明の一実施例におけるマスタースライス
方式集積回路装置用遅延セル全体の平面１０１・・・マ
スタースライス方式集積回路ｋｌｉｒｆｌ用遅延セル １０２・・・第一層目金属配線 １０３・・・第二層目金属配線 １０４・・・パッド電極開口部 １０５・・・信号配線接続端子 １０６・・・電源配線接続端子 第２図は、第１図の線ａにおける垂直縦方向の断面図。 ２０１．２０３，２０５・・・電気的絶縁膜２０２・・
・第一層目金属配線 ２０４・・・第二層目金属配線 ２０６・・・マスタースライス方式集積回路装置基板 ２０７・・・パッド電極開口部 第３図は、本発明の一実施例におけるマスタースライス
方式集積回路装置の一部平面図。 ３０１・・・マスタースライス方式集積回路装置３０２
・・・リードフレーム ３０３・・・トランジスタ配置領域 ３０４・・・ＶＤＤ側電源配線 ３０５・・・ＶＳＳ側電源配線 ３０６・・・マスタースライス方式集積回路装置用遅延
セル ３０７・・・入出力セル ３０８・・・パッド電極 ３０９・・・ボンディングワイヤー ３１０・・・信号配線 ３１１．３１２・・・論理回路素子 第４図は、第３図における線すの断面図と等価回路を示
した電気回路図。 ４０１・・・マスタースライス方式集積回路装置用遅延
セル ４０２．４０３・・・論理回路素子 ４０４・・・信号配線 ４０５・・・ＶＳＳ側電源配線 ４０６・・・第一層目金属配線層と第二層目金属配線層
との間に形成される第一のキ ャパシタ ４０７・・・第二層目金属配線層とマスタースライス方
式集積回路装置基板との間に 形成される第二のキャパシタ ４０８・・・ＶＤＤ側電源配線 以 上
方式集積回路装置用遅延セル全体の平面１０１・・・マ
スタースライス方式集積回路ｋｌｉｒｆｌ用遅延セル １０２・・・第一層目金属配線 １０３・・・第二層目金属配線 １０４・・・パッド電極開口部 １０５・・・信号配線接続端子 １０６・・・電源配線接続端子 第２図は、第１図の線ａにおける垂直縦方向の断面図。 ２０１．２０３，２０５・・・電気的絶縁膜２０２・・
・第一層目金属配線 ２０４・・・第二層目金属配線 ２０６・・・マスタースライス方式集積回路装置基板 ２０７・・・パッド電極開口部 第３図は、本発明の一実施例におけるマスタースライス
方式集積回路装置の一部平面図。 ３０１・・・マスタースライス方式集積回路装置３０２
・・・リードフレーム ３０３・・・トランジスタ配置領域 ３０４・・・ＶＤＤ側電源配線 ３０５・・・ＶＳＳ側電源配線 ３０６・・・マスタースライス方式集積回路装置用遅延
セル ３０７・・・入出力セル ３０８・・・パッド電極 ３０９・・・ボンディングワイヤー ３１０・・・信号配線 ３１１．３１２・・・論理回路素子 第４図は、第３図における線すの断面図と等価回路を示
した電気回路図。 ４０１・・・マスタースライス方式集積回路装置用遅延
セル ４０２．４０３・・・論理回路素子 ４０４・・・信号配線 ４０５・・・ＶＳＳ側電源配線 ４０６・・・第一層目金属配線層と第二層目金属配線層
との間に形成される第一のキ ャパシタ ４０７・・・第二層目金属配線層とマスタースライス方
式集積回路装置基板との間に 形成される第二のキャパシタ ４０８・・・ＶＤＤ側電源配線 以 上
Claims (1)
- 【特許請求の範囲】 ａ）マスタースライス方式集積回路装置の入出力セル領
域内に配置されたセルにおいて、 ｂ）前記セルは第一のキャパシタと第二のキャパシタと
、 ｃ）信号配線接続端子と、 ｄ）電源配線接続端子とを有し、 ｅ）前記キャパシタの断面構造は、上層から、信号配線
層、電気的絶縁層、電源配線層、電気的絶縁層、マスタ
ースライス方式集積回路装置基板の順に構成され、 ｆ）前記第一のキャパシタは、前記信号配線層と前記電
源配線層の間に構成され、 ｇ）前記第二のキャパシタは、前記電源配線層とマスタ
ースライス方式集積回路装置基板の間に構成され、 ｈ）前記電源配線層と前記マスタースライス方式集積回
路装置基板とは、異なった電位であり、ｉ）前記信号配
線層と前記信号配線接続端子とが、電気的に接続され、 ｊ）前記電源配線層と前記電源配線接続端子とが、電気
的に接続されたことを特徴とするマスタースライス方式
集積回路装置用遅延セル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2241994A JPH04120755A (ja) | 1990-09-12 | 1990-09-12 | マスタースライス方式集積回路装置用遅延セル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2241994A JPH04120755A (ja) | 1990-09-12 | 1990-09-12 | マスタースライス方式集積回路装置用遅延セル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04120755A true JPH04120755A (ja) | 1992-04-21 |
Family
ID=17082670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2241994A Pending JPH04120755A (ja) | 1990-09-12 | 1990-09-12 | マスタースライス方式集積回路装置用遅延セル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04120755A (ja) |
-
1990
- 1990-09-12 JP JP2241994A patent/JPH04120755A/ja active Pending
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