JPH04120768A - マスタースライス方式集積回路装置用遅延セル - Google Patents

マスタースライス方式集積回路装置用遅延セル

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JPH04120768A
JPH04120768A JP2241991A JP24199190A JPH04120768A JP H04120768 A JPH04120768 A JP H04120768A JP 2241991 A JP2241991 A JP 2241991A JP 24199190 A JP24199190 A JP 24199190A JP H04120768 A JPH04120768 A JP H04120768A
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master slice
capacitor
wiring
layer metal
integrated circuit
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JP2241991A
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Hiroyuki Yano
博之 矢野
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマスタースライス方式集積回路装置における遅
延回路に関する。
〔従来の技術〕
従来のマスタースライス方式集積回路装置は、遅延回路
を構成するために、論理回路素子の遅延時間を用いて遅
延回路を構成していた。
〔発明が解決しようとする課題〕
近年、マスタースライス方式集積回路装置の論理回路素
子の遅延時間は、高速化してきており、論理回路素子で
あるインバータの遅延時間は、Ｉｎｓを下回るようにな
ってきている。よって、前述の従来技術で論理回路素子
の遅延時間を用いて遅延回路を構成しようとすると、論
理回路素子数が増加し集積回路装置の面積が増加する。
そのため、集積回路のコストの増加、集積回路の大型化
という問題点を有する。
そこで本発明は、このような問題点を解決するもので、
その目的とするところはマスタースライス方式集積回路
装置の面積を増加させることなく、遅延回路を構成する
ことを目的とする。
〔課題を解決するための手段〕
本発明のマスタースライス方式集積回路装置用遅延セル
は、 ａ）マスタースライス方式集積回路装置の入出力セル領
域内に配置されたセルにおいて、ｂ）前８己セル番よキ
ャパシタと Ｃ）信号配線接続端子と、 ｄ）ＶＳＳ電源配線接続端子とを有し、ｅ）前記キャパ
シタの第一電極は、前記信号配線接続端子と、電気的に
接続され、 ｆ）前記キャパシタの第二電極は、前記ＶＳＳ電源配線
接続端子と、電気的に接続されたことを特徴とする。
〔実施例〕
第１図は、本発明の一実施例におけるマスタースライス
方式集積回路装置用遅延セル全体の平面図であり、１０
１はマスタースライス方式集積回路装置用遅延セル、１
０２は第一層目金属配線、１０３は第二層目金属配線、
１０４はパッド電極開口部であり、パッド電極開口部１
０４の下には、第一層目金属配線１０２と第二層目金属
配線１０３とが、電気的絶縁膜を挟んで配置され、キャ
パシタを構成する。１０５は電源配線及び、信号配線接
続端子であり、ＶＳＳ側電源配線及び、信号配線が接続
される。なお、マスタースライス方式集積回路装置用遅
延セルは、マスタースライス方式集積回路装置の入出力
セル配置領域内の任意の位置に配置できるようにセル化
されている。
第２図は、第１図の線ａにおける垂直縦方向の断面図で
あり、２０１，２０３，２０５は電気的絶縁膜、２０２
は第一層目金属配線、２０４は第二層目金属配線とを示
し、前記第一層目金属配線２０２と、前記第二層目金属
配線２０４との間にキャパシタが形成される。２０６は
マスタースライス方式集積回路装置基板、２０７はパッ
ド電極開口部である。また、第２図の２０２，２０４゜
２０７は、それぞれ第１図の１０２，１０３．１０４と
等しい。
なお、前記の実施例では、第二層目金属配線１０３と、
第二層目金属配線２０４との間にキャパシタを形成して
いるが、これにとられれることなく、別の層の金属配線
及び、集積回路装置基板との間にキャパシタを構成する
ようにしても、同様の効果が得られる。
第３図は、本発明の一実施例におけるマスタースライス
方式集積回路装置の一部平面図であり、３０１はマスタ
ースライス方式集積回路装置、３０２はリードフレーム
、３０３はトランジスタ配置領域、３０４はＶＤＤ側電
源配線、３０５はＶＳＳ側電源配線、３０６は本発明の
マスタースライス方式集積回路装置用遅延セル（以下、
遅延セルと略す）であり、遅延セル３０６は、前記第１
図及び、第２図に示された構造をなしている。３１０は
信号配線、３１１，３１２は論理回路素子であり、論理
回路索子３１１の出力は、論理回路索子３１２の入力と
遅延セル３０６の信号配線接続端子に接続される。３０
７は入出力セル、３０８はパッド電極開口部、３０９は
ボンディングワイヤーであり、前記遅延セル３０６の配
置位置は、前記入出力セル３０７の配置されていない、
入出力セル配置領域内に配置され、前記信号配線３１０
、及び、前記ＶＳＳ側電源配線３０５とに電気的に接続
される。
なお、前記遅延セル３０６の使用個数は、任意である。
第４図は、第３図における等価回路を示した電気回路図
であり、４０１は本発明のマスタースライス方式集積回
路装置用遅延セルによる電気的容量を示す、４０２，４
０３は論理回路素子、４０４は信号配線、４０５はＶＳ
Ｓ側電源配線であり、論理回路素子４０２の出力は、論
理回路素子４０３と遅延セル４０１とに接続される。第
４図に示されているように遅延セル４０１を接続するこ
とにより、ＶＳＳ側電源配線４０５と信号配線４０４と
の間に電気的容量を付加し、遅延回路を構成する。
なお、第４図に示されている４０１，４０２゜４０３．
４０４，４０５は、それぞれ、第３図の３０６．３１１
，３１２，３１０，３０５と同じものを示す、なお、前
記の実施例では、キャパシタの一端を■ＳＳに接続して
いたが、ＶＤＤに接続しても同様の効果が得られる。
〔発明の効果〕
以上、述べたように本発明によれば、マスタースライス
方式集積回路装置の入出力セル配置領域内にキャパシタ
を設け、このキャパシタをＶＳＳ側電源配線と信号配線
とに接続する構造にしたため、マスタースライス方式集
積回路装置の面積を増加させることなく、遅延回路を構
成することが可能となる。これにより、集積回路のコス
トの低下、集積回路の小型化、集積回路装置の安定動作
などの効果を有する。
【図面の簡単な説明】
第１図は、本発明の一実施例におけるマスタースライス
方式集積回路装置用遅延セル全体の平面図。 １０１・・・マスタースライス方式集積回路装置用遅延
セル １０２・・・第一層目金属配線 １０３・・・第二層目金属配線 １０４・・・パッド電極開口部 １０５・・・電源接続端子 第２図は、第１図の線ａにおける垂直縦方向の断面図。 ２０１．２０３，２０５・・・電気的絶縁膜２０２・・
・第一層目金属配線 ２０４・・・第二層目金属配線 ２０６・・・マスタースライス方式集積回路装置基板 ２０７・・・パッド電極開口部 第３図は、本発明の一実施例におけるマスタースライス
方式集積回路装置の一部平面図。 ３０１・・・マスタースライス方式集積回路装置３０２
・・・リードフレーム ３０３・・・トランジスタ配置領域 ３０４・・・ＶＤＤ側電源配線 ３０５・・・ＶＳＳ側電源配線 ３０６・・・マスタースライス方式集積回路装置用遅延
セル ３０７・・・入出力セル ３０８・・・パッド電極 ３０９・・・ボンディングワイヤー ３１０・・・信号配線 ３１１．３１２・・・論理回路素子 第４図は、第３図における等価回路を示した電気回路図
。 ４０１・・・マスタースライス方式集積回路装置用遅延
セル ４０２．４０３・・・論理回路素子 ４０４・・・信号配線 ４０５・・・ＶＳＳ側電源配線 以　　上 出願人　セイコーエプソン株式会社 代理人　弁理士　鈴木　喜三部　化１名第 図 第 図 第 図

Claims (1)

  1. 【特許請求の範囲】 ａ）マスタースライス方式集積回路装置の入出力セル領
    域内に配置されたセルにおいて、 ｂ）前記セルはキャパシタと ｃ）信号配線接続端子と、 ｄ）ＶＳＳ電源配線接続端子とを有し、 ｅ）前記キャパシタの第一電極は、前記信号配線接続端
    子と、電気的に接続され、 ｆ）前記キャパシタの第二電極は、前記ＶＳＳ電源配線
    接続端子と、電気的に接続されたことを特徴とするマス
    タースライス方式集積回路装置用遅延セル。
JP2241991A 1990-09-12 1990-09-12 マスタースライス方式集積回路装置用遅延セル Pending JPH04120768A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007042991A (ja) * 2005-08-05 2007-02-15 Rohm Co Ltd 半導体集積回路

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* Cited by examiner, † Cited by third party
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JP2007042991A (ja) * 2005-08-05 2007-02-15 Rohm Co Ltd 半導体集積回路

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