JPS61230333A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPS61230333A JPS61230333A JP7212185A JP7212185A JPS61230333A JP S61230333 A JPS61230333 A JP S61230333A JP 7212185 A JP7212185 A JP 7212185A JP 7212185 A JP7212185 A JP 7212185A JP S61230333 A JPS61230333 A JP S61230333A
- Authority
- JP
- Japan
- Prior art keywords
- regions
- dielectric
- bias voltage
- integrated circuit
- isolation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路に関し、特に基板上に誘電体により電
気的に絶縁された領域を有する構造の集積回路に関する
。
気的に絶縁された領域を有する構造の集積回路に関する
。
従来、電子交換機の加入者回路等に使用されている高耐
圧系の集積回路には第３図に示すように基板上に１素子
ｌ領域の誘電体分離を有する構造により集積回路を作成
してい友。図において、ｌは基板、２は誘電体膜である
酸化膜、３は誘電体分離の素子実装領域である。
圧系の集積回路には第３図に示すように基板上に１素子
ｌ領域の誘電体分離を有する構造により集積回路を作成
してい友。図において、ｌは基板、２は誘電体膜である
酸化膜、３は誘電体分離の素子実装領域である。
ま几、高圧動作時の動作の安定化、落雷、外米ノイズ等
高圧電位によるノイズにより生ずる誤動作防止対策とし
て、第４図に示すように、基板全体にバイアス電圧印加
回路により高いバイアス電圧を印加してい友。
高圧電位によるノイズにより生ずる誤動作防止対策とし
て、第４図に示すように、基板全体にバイアス電圧印加
回路により高いバイアス電圧を印加してい友。
上述したように従来の構造は、基板上に１素子１領域の
誘電体分離領域を複数個作成するのみであり几ｔめ基板
としては全体が同一電位となってい九〇 ま几、基板バイアス印加方法としては、基板全体に高い
バイアス電圧を印加してい７ｔ７ｔめ低耐圧動作をする
誘電体分離領域へも高いバイアス電圧が印加され、基板
との電位差が大きくなり、低耐圧部や微少信号領域での
動作が不安定となりがちであり、ま九絶縁領域内と基板
間との接合容量等が増え、電気的特性上高周波ではあ″
１９使用出来ない等の問題があり九。
誘電体分離領域を複数個作成するのみであり几ｔめ基板
としては全体が同一電位となってい九〇 ま几、基板バイアス印加方法としては、基板全体に高い
バイアス電圧を印加してい７ｔ７ｔめ低耐圧動作をする
誘電体分離領域へも高いバイアス電圧が印加され、基板
との電位差が大きくなり、低耐圧部や微少信号領域での
動作が不安定となりがちであり、ま九絶縁領域内と基板
間との接合容量等が増え、電気的特性上高周波ではあ″
１９使用出来ない等の問題があり九。
本発明は、上記問題点を除去し、誘電体分離領域の素子
領域を任意の領域だけ電気的に独立させて使用すること
が出来、また回路の必要部分のみへバイアス電圧を印加
することができる集積回路を提供することを目的とする
。
領域を任意の領域だけ電気的に独立させて使用すること
が出来、また回路の必要部分のみへバイアス電圧を印加
することができる集積回路を提供することを目的とする
。
本発明の第１の発明の集積回路は、誘電体分離構造によ
り構成されている集積回路において、誘電体により分離
され次１ないし複数個の領域を他の分離領域と電気的に
絶縁するための誘電体による第２の分離絶縁膜を有する
ととｔ−特徴として構成される。
り構成されている集積回路において、誘電体により分離
され次１ないし複数個の領域を他の分離領域と電気的に
絶縁するための誘電体による第２の分離絶縁膜を有する
ととｔ−特徴として構成される。
また、本発明の第２の発明の集積回路は、誘電体分離構
造により構成されている集積回路において、誘電体によ
り分離され九１ないし複数個の領域を他の分離領域と電
気的に絶縁するための誘電体による第２の分離絶縁膜を
有し、該第２の分離絶縁膜により分離され几領域にバイ
アス電圧を印加したことを特徴として構成される。
造により構成されている集積回路において、誘電体によ
り分離され九１ないし複数個の領域を他の分離領域と電
気的に絶縁するための誘電体による第２の分離絶縁膜を
有し、該第２の分離絶縁膜により分離され几領域にバイ
アス電圧を印加したことを特徴として構成される。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の第１の発明の一実施例の断面図であシ
、１の基板に２の酸化膜を用い３の誘電体分離の素子領
域と素子領域３を１個ま几は複数個包むようｒｃ第２の
誘電体分離の領域４を作成したものである。ｍ２図は本
発明の第２の発明の一実施例であり、第１図で説明した
誘電体分離構造においてバイアス電圧印加回路５により
第２の誘電体分離領域４ヘバイアス電圧を印加しｔもの
である。
、１の基板に２の酸化膜を用い３の誘電体分離の素子領
域と素子領域３を１個ま几は複数個包むようｒｃ第２の
誘電体分離の領域４を作成したものである。ｍ２図は本
発明の第２の発明の一実施例であり、第１図で説明した
誘電体分離構造においてバイアス電圧印加回路５により
第２の誘電体分離領域４ヘバイアス電圧を印加しｔもの
である。
以上実施例で説明し几ように、基板１上に第２の誘電体
分離領域４ｔ−作ることにより誘電体分離領域３の素子
領域を任意の領域だけ電気的に独立させて使用すること
ができる。
分離領域４ｔ−作ることにより誘電体分離領域３の素子
領域を任意の領域だけ電気的に独立させて使用すること
ができる。
ま九、第２０誘電体分離領域４にバイアス電圧印加回路
５によりバイアス電圧を印加することにより回路の必要
部分のみへバイアス電圧を印加することができる。
５によりバイアス電圧を印加することにより回路の必要
部分のみへバイアス電圧を印加することができる。
以上説明したとおり本発明では誘電体により分離された
工ないし複数個の領域をｗ、２の誘電体による分離絶縁
膜でとりかこむことにより任意の誘電体分離領域を電気
的に独立させて使用することが出来る。
工ないし複数個の領域をｗ、２の誘電体による分離絶縁
膜でとりかこむことにより任意の誘電体分離領域を電気
的に独立させて使用することが出来る。
また、高耐圧印加部分又は外部端子との接続部分等にお
いて、外米からノイズの加わる領域においては、第２の
分離絶縁膜の領域のみバイアス電圧を印加することによ
り、高電圧印加時でも基板との間の電位変動が少なく安
定動作し、また低耐圧部、微少信号部分も従来のバイア
ス印加方法より安定に動作をすることが出来る。
いて、外米からノイズの加わる領域においては、第２の
分離絶縁膜の領域のみバイアス電圧を印加することによ
り、高電圧印加時でも基板との間の電位変動が少なく安
定動作し、また低耐圧部、微少信号部分も従来のバイア
ス印加方法より安定に動作をすることが出来る。
第１図は本発明の第１の発明の一実施例の断面図、ｗ、
２図は本発明の第２の発明の一実施例の断面図、第３図
は従来の誘電体分離構造を有する集積回路の断面図、第
４図は従来の誘電体分離構造の集積回路の基板全体にバ
イアス電圧を印加し九ものの断面図である。 １・・・・・・基板、２・・・・・・酸化膜、３・・・
・・・誘電体分離の素子実装領域、４・・・・・・第２
の誘電体分離領域、５・・・・・・バイアス電圧印加回
路。
２図は本発明の第２の発明の一実施例の断面図、第３図
は従来の誘電体分離構造を有する集積回路の断面図、第
４図は従来の誘電体分離構造の集積回路の基板全体にバ
イアス電圧を印加し九ものの断面図である。 １・・・・・・基板、２・・・・・・酸化膜、３・・・
・・・誘電体分離の素子実装領域、４・・・・・・第２
の誘電体分離領域、５・・・・・・バイアス電圧印加回
路。
Claims (2)
- （１）誘電体分離構造により構成されている集積回路に
おいて、誘電体により分離された１ないし複数個の領域
を他の分離領域と電気的に絶縁するための誘電体による
第２の分離絶縁膜を有する事を特徴とする集積回路。 - （２）誘電体分離構造により構成されている集積回路に
おいて、誘電体により分離された１ないし複数個の領域
を他の分離領域と電気的に絶縁するための誘電体による
第２の分離絶縁膜を有し、該第２の分離絶縁膜により分
離された領域にバイアス電圧を印加したことを特徴とす
る集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7212185A JPS61230333A (ja) | 1985-04-05 | 1985-04-05 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7212185A JPS61230333A (ja) | 1985-04-05 | 1985-04-05 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61230333A true JPS61230333A (ja) | 1986-10-14 |
Family
ID=13480193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7212185A Pending JPS61230333A (ja) | 1985-04-05 | 1985-04-05 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61230333A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0338857A (ja) * | 1989-06-30 | 1991-02-19 | Honeywell Inc | 半導体装置および半導体分離構造を製造する方法 |
| US5040043A (en) * | 1988-10-12 | 1991-08-13 | Nippon Telegraph And Telephone Corporation | Power semiconductor device |
| EP1094514A2 (en) * | 1999-10-18 | 2001-04-25 | Nec Corporation | Shallow trench isolation structure for a bipolar transistor |
| JP2008098201A (ja) * | 2006-10-05 | 2008-04-24 | Denso Corp | 半導体装置 |
-
1985
- 1985-04-05 JP JP7212185A patent/JPS61230333A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5040043A (en) * | 1988-10-12 | 1991-08-13 | Nippon Telegraph And Telephone Corporation | Power semiconductor device |
| JPH0338857A (ja) * | 1989-06-30 | 1991-02-19 | Honeywell Inc | 半導体装置および半導体分離構造を製造する方法 |
| EP1094514A2 (en) * | 1999-10-18 | 2001-04-25 | Nec Corporation | Shallow trench isolation structure for a bipolar transistor |
| EP1094514A3 (en) * | 1999-10-18 | 2004-12-15 | NEC Electronics Corporation | Shallow trench isolation structure for a bipolar transistor |
| JP2008098201A (ja) * | 2006-10-05 | 2008-04-24 | Denso Corp | 半導体装置 |
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