JPH09172014A - 半導体装置の電源線構造 - Google Patents
半導体装置の電源線構造Info
- Publication number
- JPH09172014A JPH09172014A JP8323946A JP32394696A JPH09172014A JP H09172014 A JPH09172014 A JP H09172014A JP 8323946 A JP8323946 A JP 8323946A JP 32394696 A JP32394696 A JP 32394696A JP H09172014 A JPH09172014 A JP H09172014A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- conductor
- line
- supply line
- line width
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 8
- 239000004020 conductor Substances 0.000 claims abstract description 75
- 239000010410 layer Substances 0.000 description 14
- 238000010586 diagram Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5286—Arrangements of power or ground buses
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Geometry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
もスリットを形成することなくクラックを防ぐことが可
能な電源線構造を提供する。 【解決手段】 第1の電源線は、導電体3とこれとは別
の層の導電体5とをビアコンタクト100で接続して構
成されている。また、第2の電源線も同様に導電体7と
別層の導電体9とをビアコンタクト200で接続して構
成されている。導電体3及び導電体5の各線幅は従来の
電源線幅の半分とするが、導電体3及び導電体5は互い
に電気的接続を得ているので第1の電源線の線幅は結果
的に導電体3+導電体5の線幅をもつ。これは第2の電
源線も同様で、従って各導電体の線幅は狭くしてスリッ
トを設けることなくクラックを防止する一方で同時に、
電源線としての線幅は従来以上にして抵抗を小さくする
ことが可能である。
Description
体装置における配線構造に関する。
電源には電源電圧VCCと接地電圧VSSがあり、チッ
プ内部でこれを基に各種電圧を生成して使用している。
そして、これら外部供給の電源や内部で生成した電源
は、電源線を通して各回路へ供給されていく。通常、こ
れら電源線の配線形態は、第1の電源線は第1導電体、
第2の電源線は第2導電体、第3の電源線は再び第1導
電体というように分け、第1導電体と第2導電体とは絶
縁層を間において異なる層に配線するようにしている。
るためにできるだけ幅広く形成されるが、線幅が広いほ
ど過多電流時のエレクトロマイグレーション(Electromi
gration)によるクラックが発生しやすい。そこで、電源
線に多角形のスリットを形成してそのクラックを防止す
るようにしている。即ち、図1に示すように、異なる層
に配線されたAlなどの金属からなる第1導電体の電源
線1及び第2導電体の電源線2のそれぞれに、長方形の
スリット50,60が多数設けられる。例えば、電源線
1は電源電圧VCCの送電用、電源線2は接地電圧VS
Sの送電用である。
防止のために設けられるスリット50,60は多角形と
されるものであるが、製造工程においてそのスリットの
角にストレスが集中してしまい、今度はそこからクラッ
クが発生してしまうという別の問題を引き起こしてい
る。
小さくしつつもスリットを形成せずにすませられるよう
な電源線の構造を提供することにある。
による半導体装置の電源線構造は、異なる層に配線した
複数の導電体を電気的に接続し、これら導電体の各線幅
を加算することで所望の線幅を得ることを特徴とする。
する2本の電源線を少なくとももつ半導体装置の電源線
構造において、前記電源線中の第1の電源線は、第1導
電体と、この第1導電体の上層に配線された第2導電体
と、から構成され、前記電源線中の第2の電源線は、第
1導電体と、この第1導電体の上層に配線された第2導
電体と、から構成されることを特徴とする。
電体はそれぞれビアコンタクトにより複数箇所で接続す
るとよく、この場合、各電源線を構成する第1導電体と
第2導電体とは、ビアコンタクト部分で部分的にオーバ
ーラップするものとするとよい。また、各電源線の第1
導電体は同層に互いに隣接させて配線され、各電源線の
第2導電体も同層に互いに隣接させて配線されているも
のとするのがよい。
付図面を参照して説明する。
てある。即ち、第1の電源線は、第1導電体3とこれと
は別の層に形成した第2導電体5とを、ビアホール(Vi
a Hole=スルーホール)によるビアコンタクト100で
層間接続することで構成されている。また、第2の電源
線も同様に、第1導電体7とこれとは別の層に形成した
第2導電体9とをビアコンタクト200で層間接続する
ことで構成されている。
電源線をなす第1導電体7は同じ層で隣接させた配線層
であり、また、第1の電源線をなす第2導電体5と第2
の電源線をなす第2導電体9も同じ層で隣接させた配線
層である。そして、第1導電体3と第2導電体5とは、
互いにずらしてビアコンタクト100の部分でオーバー
ラップするようにしてあり、第1導電体7と第2導電体
9とは、互いにずらしてビアコンタクト200の部分で
オーバーラップするようにしてある。このようにずらし
ておくと、寄生容量やクラック発生の抑止により良い。
尚、第1導電体3,7と第2導電体5,9とは同じ材質
でも異なる材質でもどちらでもよい。
導電体5の各線幅は、図1の従来例における電源線1の
半分とする。しかしながら、第1導電体3及び第2導電
体5はビアコンタクト100で互いに電気的接続を得て
いるので、第1の電源線の線幅は、結果的に第1導電体
3+第2導電体5の線幅をもつことになる。第2の電源
線をなす第1導電体7及び第2導電体9の各線幅も同様
で、図1の従来例における電源線2の半分とするが、ビ
アコンタクト200で電気的接続を得ているので第2の
電源線の線幅に減少はない。従って、各導電体の線幅は
狭くしてスリットを設けることなくクラックを防止する
一方で同時に、電源線としての線幅は従来以上にして抵
抗を小さくすることが可能である。
が、これに限られるものではないことは勿論である。
て抵抗を小さくしつつもスリットを形成することなくク
ラックを防ぐことが可能になり、製造工程における問題
も解決され、歩留り向上や信頼性の向上に貢献する。
Claims (5)
- 【請求項1】 異なる層に配線した複数の導電体を電気
的に接続し、これら導電体の各線幅を加算することで所
望の線幅を得るようにした半導体装置の電源線構造。 - 【請求項2】 外部からの供給電源を各回路へ送電する
2本の電源線を少なくとももつ半導体装置の電源線構造
において、 前記電源線中の第1の電源線は、第1導電体と、この第
1導電体の上層に配線された第2導電体と、から構成さ
れ、前記電源線中の第2の電源線は、第1導電体と、こ
の第1導電体の上層に配線された第2導電体と、から構
成されることを特徴とする電源線構造。 - 【請求項3】 各電源線を構成する第1導電体及び第2
導電体がそれぞれビアコンタクトにより複数箇所で接続
されている請求項2記載の電源線構造。 - 【請求項4】 各電源線を構成する第1導電体と第2導
電体とは、ビアコンタクト部分で部分的にオーバーラッ
プしている請求項3記載の電源線構造。 - 【請求項5】 各電源線の第1導電体が同層に互いに隣
接させて配線されており、各電源線の第2導電体が同層
に互いに隣接させて配線されている請求項2〜4のいず
れか1項に記載の電源線構造。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1995P46426 | 1995-12-04 | ||
KR1019950046426A KR970053805A (ko) | 1995-12-04 | 1995-12-04 | 반도체 메모리 장치의 파워라인 배치방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09172014A true JPH09172014A (ja) | 1997-06-30 |
JP3696706B2 JP3696706B2 (ja) | 2005-09-21 |
Family
ID=19437586
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP32394696A Expired - Fee Related JP3696706B2 (ja) | 1995-12-04 | 1996-12-04 | 半導体装置の電源線構造 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5748550A (ja) |
JP (1) | JP3696706B2 (ja) |
KR (1) | KR970053805A (ja) |
TW (1) | TW334570B (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2930025B2 (ja) * | 1996-08-29 | 1999-08-03 | 日本電気株式会社 | 半導体装置及びその製造方法 |
DE19844944C1 (de) * | 1998-09-30 | 2000-02-10 | Siemens Ag | Integrierte Schaltungsanordnung mit einer Konfigurations-Baugruppe |
US6339541B1 (en) * | 2000-06-16 | 2002-01-15 | United Memories, Inc. | Architecture for high speed memory circuit having a relatively large number of internal data lines |
US6768206B2 (en) | 2002-05-07 | 2004-07-27 | Kabushiki Kaisha Toshiba | Organic substrate for flip chip bonding |
DE10344605B4 (de) * | 2003-09-25 | 2008-09-18 | Infineon Technologies Ag | Leitbahn-Verbindungsstruktur sowie zugehöriges Herstellungsverfahren |
WO2010001467A1 (ja) * | 2008-07-02 | 2010-01-07 | 富士電機ホールディングス株式会社 | 面発光表示装置 |
US10468090B1 (en) | 2018-09-10 | 2019-11-05 | Micron Technology, Inc. | Multilayered network of power supply lines |
-
1995
- 1995-12-04 KR KR1019950046426A patent/KR970053805A/ko not_active Application Discontinuation
-
1996
- 1996-11-29 TW TW085114784A patent/TW334570B/zh not_active IP Right Cessation
- 1996-12-04 US US08/759,567 patent/US5748550A/en not_active Expired - Lifetime
- 1996-12-04 JP JP32394696A patent/JP3696706B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
TW334570B (en) | 1998-06-21 |
JP3696706B2 (ja) | 2005-09-21 |
KR970053805A (ko) | 1997-07-31 |
US5748550A (en) | 1998-05-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4630919B2 (ja) | 半導体装置及びその製造方法 | |
EP0154998B1 (en) | Improved structure of power supply wirings in semiconductor integrated circuit | |
JPH021928A (ja) | 半導体集積回路 | |
US5111271A (en) | Semiconductor device using standard cell system | |
US7595561B2 (en) | Semiconductor device including multiple rows of peripheral circuit units | |
JPH09172014A (ja) | 半導体装置の電源線構造 | |
JPH05152529A (ja) | 半導体装置 | |
US6627970B2 (en) | Integrated semiconductor circuit, in particular a semiconductor memory circuit, having at least one integrated electrical antifuse structure, and a method of producing the structure | |
JPH07297188A (ja) | 半導体集積回路装置 | |
JP4343124B2 (ja) | 半導体装置 | |
US5442206A (en) | Lay-out structure of power source potential lines and grand potential lines for semiconductor integrated circuit | |
JP2840150B2 (ja) | 半導体集積回路及びその層間接続方法 | |
JP4152533B2 (ja) | モジュール式充填構造体を備えた集積半導体チップ | |
JP2005223468A (ja) | 準平面型マイクロ波伝送線路 | |
JPH0590427A (ja) | 半導体集積回路装置 | |
JP2005032768A (ja) | 半導体装置 | |
JPS59208750A (ja) | 半導体装置の配線構造 | |
JP3060235B2 (ja) | Cmos集積回路 | |
JP3189797B2 (ja) | 半導体集積回路の製造方法 | |
JPH0817820A (ja) | 半導体集積回路装置 | |
US6372626B1 (en) | Method of reducing step heights in integrated circuits by using dummy conductive lines, and integrated circuits fabricated thereby | |
JPS6146050A (ja) | 半導体集積回路装置 | |
JPS59135744A (ja) | マスタスライス方式の半導体集積回路装置 | |
JPS63110750A (ja) | 半導体装置 | |
JPH04116827A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040421 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040427 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20040726 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20040729 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20040902 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20040907 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041020 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050218 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050617 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050630 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080708 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090708 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100708 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110708 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120708 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130708 Year of fee payment: 8 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |