JP2930025B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特にアルミニウム等の金属の配線構
造体およびその形成方法に関する。
の製造方法に関し、特にアルミニウム等の金属の配線構
造体およびその形成方法に関する。
【０００２】
【従来の技術】半導体素子の微細化に伴い、半導体装置
の形成には微細多層配線の採用が必須になる。このよう
な多層配線を有する半導体装置の層間絶縁膜としては、
上層の配線層と下層の配線層との間および同層の配線層
間の寄生容量を低減する目的から、誘電率が小さく品質
の安定したシリコン酸化膜系の絶縁膜が主流になってい
る。
の形成には微細多層配線の採用が必須になる。このよう
な多層配線を有する半導体装置の層間絶縁膜としては、
上層の配線層と下層の配線層との間および同層の配線層
間の寄生容量を低減する目的から、誘電率が小さく品質
の安定したシリコン酸化膜系の絶縁膜が主流になってい
る。
【０００３】この半導体素子の微細化により、下層の配
線層の線幅および配線間隔は縮小されるが、配線抵抗の
増加を避けるためには、ある程度の配線層の断面積の確
保が必要である。その結果として、配線層のアスペクト
比（配線層の高さ／配線層の線幅）と共に配線間のアス
ペクト比（配線層の高さ／配線層の配線間隔）は大きく
なる。そして、下層の配線層の配線間に層間絶縁膜を充
填しその表面を平坦化することが要求される。
線層の線幅および配線間隔は縮小されるが、配線抵抗の
増加を避けるためには、ある程度の配線層の断面積の確
保が必要である。その結果として、配線層のアスペクト
比（配線層の高さ／配線層の線幅）と共に配線間のアス
ペクト比（配線層の高さ／配線層の配線間隔）は大きく
なる。そして、下層の配線層の配線間に層間絶縁膜を充
填しその表面を平坦化することが要求される。
【０００４】また、層間絶縁膜の表面に大きな段差があ
る場合、上層の配線層の形成時に、フォトリソグラフィ
ー技術において、フォーカス・マージンの不足から微細
なレジストパターンが形成できず、形成できたとして
も、大きな段差のために上層の配線層の断線および段差
部での配線材料のエッチング残りが発生する。このた
め、層間絶縁膜の表面が平滑であることも要求される。
る場合、上層の配線層の形成時に、フォトリソグラフィ
ー技術において、フォーカス・マージンの不足から微細
なレジストパターンが形成できず、形成できたとして
も、大きな段差のために上層の配線層の断線および段差
部での配線材料のエッチング残りが発生する。このた
め、層間絶縁膜の表面が平滑であることも要求される。
【０００５】そして、アルミニウム系の金属配線上の層
間絶縁膜の場合には、層間絶縁膜の形成温度は高々４５
０℃であることも要求される。
間絶縁膜の場合には、層間絶縁膜の形成温度は高々４５
０℃であることも要求される。
【０００６】このようなアルミニウム系金属の微細多層
配線のための層間絶縁膜の形成方法として、バイアス・
スパッタ法やバイアスＥＣＲによる化学的気相成長（Ｃ
ＶＤ）法がある。これらは、スパッタ法やＥＣＲプラズ
マ法の改良となっており、バイアス電圧の効果により、
膜堆積と同時に堆積される絶縁膜の凸部が削られる。こ
のような効果により、層間絶縁膜を平坦化あるいは平滑
化しようとするものである。
配線のための層間絶縁膜の形成方法として、バイアス・
スパッタ法やバイアスＥＣＲによる化学的気相成長（Ｃ
ＶＤ）法がある。これらは、スパッタ法やＥＣＲプラズ
マ法の改良となっており、バイアス電圧の効果により、
膜堆積と同時に堆積される絶縁膜の凸部が削られる。こ
のような効果により、層間絶縁膜を平坦化あるいは平滑
化しようとするものである。
【０００７】しかし、このようなバイアス・スパッタ法
やバイアスＥＣＲ法では、線幅の狭い配線層上では層間
絶縁膜は容易に平坦化されるが、線幅の広い配線層上で
は平坦化されない。
やバイアスＥＣＲ法では、線幅の狭い配線層上では層間
絶縁膜は容易に平坦化されるが、線幅の広い配線層上で
は平坦化されない。
【０００８】以下、この様子を図７および図８に基づい
て説明する。ここで、図７は配線層の平面図である。そ
して、図８は図７に記したＡ′−Ｂ′で切断した配線部
の断面図である 図７に示すように、シリコン基板上に絶縁膜を介して線
幅の異なる配線層１０３，１０４および１０５が形成さ
れている。この段面構造では、図８に示すように、シリ
コン基板１０１上に第１層間絶縁膜１０２が形成され、
この第１層間絶縁膜１０２上に配線層１０３，１０４お
よび１０５が形成されている。
て説明する。ここで、図７は配線層の平面図である。そ
して、図８は図７に記したＡ′−Ｂ′で切断した配線部
の断面図である 図７に示すように、シリコン基板上に絶縁膜を介して線
幅の異なる配線層１０３，１０４および１０５が形成さ
れている。この段面構造では、図８に示すように、シリ
コン基板１０１上に第１層間絶縁膜１０２が形成され、
この第１層間絶縁膜１０２上に配線層１０３，１０４お
よび１０５が形成されている。
【０００９】そして、これらの配線層上に、バイアス・
スパッタ法またはバイアスＥＣＲによるＣＶＤ法で第２
層間絶縁膜１０６が堆積されると、図示するように線幅
の狭い配線層１０３上は完全に平坦化される。しかし、
これより線幅の広い配線層１０４および１０５上には、
それぞれ三角形状の凸部１０７ａあるいは台形形状の凸
部１０７が形成されてしまう。
スパッタ法またはバイアスＥＣＲによるＣＶＤ法で第２
層間絶縁膜１０６が堆積されると、図示するように線幅
の狭い配線層１０３上は完全に平坦化される。しかし、
これより線幅の広い配線層１０４および１０５上には、
それぞれ三角形状の凸部１０７ａあるいは台形形状の凸
部１０７が形成されてしまう。
【００１０】
【発明が解決しようとする課題】以上に説明したよう
に、多層配線を有する半導体装置を形成するためには、
層間絶縁膜の形成方法としてバイアス・スパッタ法やバ
イアスＥＣＲによるＣＶＤ法が有用であるが、従来のこ
れらの方法では、広い配線層上の平坦化が困難となる。
に、多層配線を有する半導体装置を形成するためには、
層間絶縁膜の形成方法としてバイアス・スパッタ法やバ
イアスＥＣＲによるＣＶＤ法が有用であるが、従来のこ
れらの方法では、広い配線層上の平坦化が困難となる。
【００１１】このために、この層間絶縁膜上にさらに上
層の配線層を形成しようとすると、上層配線層が切断し
たりあるいはそのパターン形状が悪くなる。これは、多
層配線が微細になるほど顕著になる。
層の配線層を形成しようとすると、上層配線層が切断し
たりあるいはそのパターン形状が悪くなる。これは、多
層配線が微細になるほど顕著になる。
【００１２】また、このような層間絶縁膜にスルーホー
ルを形成しようとしても、層間絶縁膜上に形成された凸
部にスルーホールが形成できないことが生じる。
ルを形成しようとしても、層間絶縁膜上に形成された凸
部にスルーホールが形成できないことが生じる。
【００１３】本発明の目的は、配線層上の層間絶縁膜を
バイアス・スパッタ法あるいはバイアスＥＣＲによるＣ
ＶＤ法等で形成する場合に、線幅の広い配線層上にも上
記凸部の発生しない方法を提供することにある。
バイアス・スパッタ法あるいはバイアスＥＣＲによるＣ
ＶＤ法等で形成する場合に、線幅の広い配線層上にも上
記凸部の発生しない方法を提供することにある。
【００１４】
【問題を解決するための手段】本発明の半導体装置は、
半導体基板上の第１の層間絶縁膜の所定の領域に設けら
れた開口部と、前記開口部に充填された第１の導電体膜
と、前記第１の導電体膜に接続するパッド形状の第２の
導電体膜とを有し、前記第２の導電体膜上にパターン分
割された配線層が形成され、前記パターン分割された配
線層上に平坦化された第２の層間絶縁膜が形成され、前
記第２の導電体膜に達し前記分割された配線層の上面と
側面を露出するようにスルーホールが前記第２の層間絶
縁膜に形成され、前記スルーホールを通して前記第２の
導電体膜と前記配線層の上面あるいは側面とに接続する
上層配線層が配設されていることを特徴とする。
半導体基板上の第１の層間絶縁膜の所定の領域に設けら
れた開口部と、前記開口部に充填された第１の導電体膜
と、前記第１の導電体膜に接続するパッド形状の第２の
導電体膜とを有し、前記第２の導電体膜上にパターン分
割された配線層が形成され、前記パターン分割された配
線層上に平坦化された第２の層間絶縁膜が形成され、前
記第２の導電体膜に達し前記分割された配線層の上面と
側面を露出するようにスルーホールが前記第２の層間絶
縁膜に形成され、前記スルーホールを通して前記第２の
導電体膜と前記配線層の上面あるいは側面とに接続する
上層配線層が配設されていることを特徴とする。
【００１５】ここで、前記配線層は網目状のパターンに
形成される。あるいは、前記第２の層間絶縁膜はバイア
スＥＣＲによる化学気相成長法で堆積されるシリコン酸
化膜で構成される。あるいは、前記第２の層間絶縁膜は
バイアス・スパッタ法で堆積されるシリコン酸化膜で構
成される。
形成される。あるいは、前記第２の層間絶縁膜はバイア
スＥＣＲによる化学気相成長法で堆積されるシリコン酸
化膜で構成される。あるいは、前記第２の層間絶縁膜は
バイアス・スパッタ法で堆積されるシリコン酸化膜で構
成される。
【００１６】また、本発明の半導体装置では、半導体基
板上の第１の層間絶縁膜表面にパッド形状の導電体膜が
形成され、パターン分割された配線層が前記導電体膜上
に形成され、前記パターン分割された配線層上に第２の
層間絶縁膜が形成され、前記導電体膜に達し前記分割さ
れた配線層の上面と側面を露出するようにスルーホール
が前記第２の層間絶縁膜に形成され、前記スルーホール
を通して前記導電体膜と前記配線層の上面あるいは側面
とに接続する上層配線層が配設されている。
板上の第１の層間絶縁膜表面にパッド形状の導電体膜が
形成され、パターン分割された配線層が前記導電体膜上
に形成され、前記パターン分割された配線層上に第２の
層間絶縁膜が形成され、前記導電体膜に達し前記分割さ
れた配線層の上面と側面を露出するようにスルーホール
が前記第２の層間絶縁膜に形成され、前記スルーホール
を通して前記導電体膜と前記配線層の上面あるいは側面
とに接続する上層配線層が配設されている。
【００１７】また、本発明の半導体装置の製造方法は、
半導体基板上の第１の層間絶縁膜表面の所定領域にパッ
ド形状の導電体膜を形成する工程と、パターン分割され
た配線層を前記導電体膜に接続して形成する工程と、前
記パターン分割された配線層上に第２の層間絶縁膜を堆
積させる工程と、前記パッド形状の第２の導電体膜をエ
ッチングストッパーとして前記第２の層間絶縁膜をドラ
イエッチングし前記第２の導電体膜表面に達するスルー
ホールを形成する工程とを含む。ここで、前記ドライエ
ッチングの工程において、前記パターン分割された配線
層の側面を露出させるようにするとよい。
半導体基板上の第１の層間絶縁膜表面の所定領域にパッ
ド形状の導電体膜を形成する工程と、パターン分割され
た配線層を前記導電体膜に接続して形成する工程と、前
記パターン分割された配線層上に第２の層間絶縁膜を堆
積させる工程と、前記パッド形状の第２の導電体膜をエ
ッチングストッパーとして前記第２の層間絶縁膜をドラ
イエッチングし前記第２の導電体膜表面に達するスルー
ホールを形成する工程とを含む。ここで、前記ドライエ
ッチングの工程において、前記パターン分割された配線
層の側面を露出させるようにするとよい。
【００１８】本発明では、配線層がその膜厚よりも狭い
配線パターンに分割される。このために、第２の層間絶
縁膜がバイアス・スパッタ法あるいはバイアスＥＣＲの
ＣＶＤ法で堆積されるとき、この層間絶縁膜上に凸部が
形成されなくなり、完全に平坦化された層間絶縁膜が形
成されるようになる。
配線パターンに分割される。このために、第２の層間絶
縁膜がバイアス・スパッタ法あるいはバイアスＥＣＲの
ＣＶＤ法で堆積されるとき、この層間絶縁膜上に凸部が
形成されなくなり、完全に平坦化された層間絶縁膜が形
成されるようになる。
【００１９】
【発明の実施の形態】次に、本発明の第１の実施の形態
を図１乃至図４に基づいて説明する。図１は本発明の配
線層パターンの平面図の一例である。図２は、層間絶縁
膜上に形成される上記凸部と配線層の線幅との関係を示
すグラフである。また、図３と図４は、本発明の配線層
パターン平面図の他の例である。
を図１乃至図４に基づいて説明する。図１は本発明の配
線層パターンの平面図の一例である。図２は、層間絶縁
膜上に形成される上記凸部と配線層の線幅との関係を示
すグラフである。また、図３と図４は、本発明の配線層
パターン平面図の他の例である。
【００２０】図１に示すように、アルミ銅の合金で形成
される配線層１では、その中心部が除去され正方形の配
線のない領域１ａが形成される。例えば、配線層の厚さ
が１．５μｍであり、配線層１の線幅が３μｍの場合に
は、上記配線のない領域の一辺の寸法は１μｍになるよ
うに設定される。
される配線層１では、その中心部が除去され正方形の配
線のない領域１ａが形成される。例えば、配線層の厚さ
が１．５μｍであり、配線層１の線幅が３μｍの場合に
は、上記配線のない領域の一辺の寸法は１μｍになるよ
うに設定される。
【００２１】さらに線幅の広い配線層２の場合には、図
１に示すように配線層２内に多数の配線のない領域２ａ
および２ｂが形成されるようになる。例えば、配線層の
厚さが１．５μｍであり、配線層２の線幅が５μｍの場
合には、一辺１μｍの正方形状の配線のない領域２ａお
よび２ｂが形成される。
１に示すように配線層２内に多数の配線のない領域２ａ
および２ｂが形成されるようになる。例えば、配線層の
厚さが１．５μｍであり、配線層２の線幅が５μｍの場
合には、一辺１μｍの正方形状の配線のない領域２ａお
よび２ｂが形成される。
【００２２】図には示されないが、配線層幅がさらに大
きくなると正方形状の配線のない領域が多数設けられ
て、配線層は網目状パターンに形成されるようになる。
きくなると正方形状の配線のない領域が多数設けられ
て、配線層は網目状パターンに形成されるようになる。
【００２３】このようにして、線幅の広い配線層は分割
され、実質的に線幅の狭い配線パターンの集合体にす
る。
され、実質的に線幅の狭い配線パターンの集合体にす
る。
【００２４】次に、図２で層間絶縁膜表面に凸部の形成
されない配線層の線幅について説明する。
されない配線層の線幅について説明する。
【００２５】図２に示している層間絶縁膜は、バイアス
ＥＣＲによるＣＶＤ法で形成されシリコン酸化膜であ
る。図２に示すように、層間絶縁膜の平坦部での膜厚を
ａとし、凸部の形成されている領域の膜厚をｂとする。
また、配線層の線幅をｗとし、配線層の膜厚をｈとす
る。
ＥＣＲによるＣＶＤ法で形成されシリコン酸化膜であ
る。図２に示すように、層間絶縁膜の平坦部での膜厚を
ａとし、凸部の形成されている領域の膜厚をｂとする。
また、配線層の線幅をｗとし、配線層の膜厚をｈとす
る。
【００２６】そして、層間絶縁膜の凸部の膜厚と平坦部
の膜厚との比をｂ／ａで表すと、配線層の線幅ｗが配線
層の膜厚以下では凸部の発生はなく、その値は１で表さ
れる。これに対し、配線層の線幅が配線層の膜厚の２倍
以上になると、凸部は台形形状になりｂ／ａ値は１以上
になる。すなわちその値は（ａ＋ｈ）／ａで表される。
そして、配線層の線幅が配線層の膜厚の値を越えるが膜
厚の２倍の値にならない範囲では、層間絶縁膜上には三
角形状の凸部が形成されるようになる。このため、配線
層の線幅がこの範囲の値では、配線層幅の増加と共にｂ
／ａ値は単調に増加するようになる。
の膜厚との比をｂ／ａで表すと、配線層の線幅ｗが配線
層の膜厚以下では凸部の発生はなく、その値は１で表さ
れる。これに対し、配線層の線幅が配線層の膜厚の２倍
以上になると、凸部は台形形状になりｂ／ａ値は１以上
になる。すなわちその値は（ａ＋ｈ）／ａで表される。
そして、配線層の線幅が配線層の膜厚の値を越えるが膜
厚の２倍の値にならない範囲では、層間絶縁膜上には三
角形状の凸部が形成されるようになる。このため、配線
層の線幅がこの範囲の値では、配線層幅の増加と共にｂ
／ａ値は単調に増加するようになる。
【００２７】このグラフから判るように、配線層の線幅
がその膜厚以下になると層間絶縁膜上には凸部は発生し
なくなる。このことは、バイアス・スパッタ法でシリコ
ン酸化膜を形成する場合でも同様である。
がその膜厚以下になると層間絶縁膜上には凸部は発生し
なくなる。このことは、バイアス・スパッタ法でシリコ
ン酸化膜を形成する場合でも同様である。
【００２８】そして、このような現象は、線幅の広い配
線層をその膜厚以下の線幅である配線パターンに分割す
れば、配線層上の層間絶縁膜を完全に平坦化できること
を示している。
線層をその膜厚以下の線幅である配線パターンに分割す
れば、配線層上の層間絶縁膜を完全に平坦化できること
を示している。
【００２９】つぎに、配線層パターンの他の例を図３で
説明する。図３に示すように、配線層３ではその中心部
が除去され、矩形の配線のない領域３ａが形成される。
例えば、配線層の厚さが１μｍであり、配線層３の線幅
が３μｍの場合には、上記配線のない領域３ａの短辺の
寸法は１μｍ以上になるように設定される。
説明する。図３に示すように、配線層３ではその中心部
が除去され、矩形の配線のない領域３ａが形成される。
例えば、配線層の厚さが１μｍであり、配線層３の線幅
が３μｍの場合には、上記配線のない領域３ａの短辺の
寸法は１μｍ以上になるように設定される。
【００３０】さらに線幅の広い配線層４の場合には、図
３に示すように配線層４に多数の配線のない領域４ａお
よび４ｂが形成されるようになる。この場合の寸法の設
定も同様になされる。このようにして、線幅の広い配線
層は分割され、実質的に線幅の狭い配線パターンの集合
体にされる。
３に示すように配線層４に多数の配線のない領域４ａお
よび４ｂが形成されるようになる。この場合の寸法の設
定も同様になされる。このようにして、線幅の広い配線
層は分割され、実質的に線幅の狭い配線パターンの集合
体にされる。
【００３１】さらに、配線層パターンの他の例を図４で
説明する。図４は、配線のない領域の形状が円形の場合
である。図４に示すように、配線層５ではその中心部が
除去され、円形の配線のない領域５ａが形成される。例
えば、配線層の厚さが１μｍであり、配線層５の線幅が
３μｍの場合には、上記配線のない領域の直径寸法は１
μｍ以上になるように設定される。
説明する。図４は、配線のない領域の形状が円形の場合
である。図４に示すように、配線層５ではその中心部が
除去され、円形の配線のない領域５ａが形成される。例
えば、配線層の厚さが１μｍであり、配線層５の線幅が
３μｍの場合には、上記配線のない領域の直径寸法は１
μｍ以上になるように設定される。
【００３２】さらに線幅の広い配線層６の場合には、図
４に示すように配線層６に多数の円形形状の配線のない
領域６ａおよび６ｂが形成されるようになる。この場合
の寸法の設定も同様になされる。このようにして、線幅
の広い配線層は分割され、実質的に線幅の狭い配線パタ
ーンの集合体にされる。
４に示すように配線層６に多数の円形形状の配線のない
領域６ａおよび６ｂが形成されるようになる。この場合
の寸法の設定も同様になされる。このようにして、線幅
の広い配線層は分割され、実質的に線幅の狭い配線パタ
ーンの集合体にされる。
【００３３】つぎに、本発明の第２の実施の形態を図５
と図６に基づいて説明する。図５および図６は、本発明
の分割された配線層を多層配線形成に適用する場合の製
造工程順の断面図である。
と図６に基づいて説明する。図５および図６は、本発明
の分割された配線層を多層配線形成に適用する場合の製
造工程順の断面図である。
【００３４】図５（ａ）に示すように、例えば導電型が
Ｐ型のシリコン基板１１表面の所定の領域に拡散層１２
が形成される。ここで、この拡散層の導電型はＮ型であ
る。そして、このようなシリコン基板１１の表面に第１
層間絶縁膜１３が形成される。ここで、この第１層間絶
縁膜１３は通常の熱ＣＶＤ法で堆積されるシリコン酸化
膜である。
Ｐ型のシリコン基板１１表面の所定の領域に拡散層１２
が形成される。ここで、この拡散層の導電型はＮ型であ
る。そして、このようなシリコン基板１１の表面に第１
層間絶縁膜１３が形成される。ここで、この第１層間絶
縁膜１３は通常の熱ＣＶＤ法で堆積されるシリコン酸化
膜である。
【００３５】次に、拡散層１２上の第１層間絶縁膜１３
にコンタクト孔が設けられ、このコンタクト孔にチタン
およびタングステン等の高融点金属が充填されて、コン
タクトプラグ１４が形成される。これが第１の導電体膜
である。
にコンタクト孔が設けられ、このコンタクト孔にチタン
およびタングステン等の高融点金属が充填されて、コン
タクトプラグ１４が形成される。これが第１の導電体膜
である。
【００３６】次に、コンタクトプラグ１４に電気接続す
るコンタクトパッド１５が形成される。このコンタクト
パッド１５は膜厚が２００ｎｍ程度の窒化チタンで構成
される。なお、コンタクトパッド１５は、配線層の下部
あるいは上部の配線と接続するためのコンタクト孔領域
にのみ形成されていればよい。これが第２の導電体膜で
ある。
るコンタクトパッド１５が形成される。このコンタクト
パッド１５は膜厚が２００ｎｍ程度の窒化チタンで構成
される。なお、コンタクトパッド１５は、配線層の下部
あるいは上部の配線と接続するためのコンタクト孔領域
にのみ形成されていればよい。これが第２の導電体膜で
ある。
【００３７】次に、分割された配線層１６が図５（ａ）
に示すように形成される。ここで、パターン分割された
配線層１６は例えばアルミ銅の合金で構成されている。
そして、第１の実施の形態で説明したような配線層パタ
ーンの形状となっている。また、分割された配線層１６
はコンタクトパッド１５に電気接続される。
に示すように形成される。ここで、パターン分割された
配線層１６は例えばアルミ銅の合金で構成されている。
そして、第１の実施の形態で説明したような配線層パタ
ーンの形状となっている。また、分割された配線層１６
はコンタクトパッド１５に電気接続される。
【００３８】次に、図５（ｂ）に示すように、分割され
た配線層１６上にバイアスＥＣＲによるＣＶＤ法でシリ
コン酸化膜が堆積される。これにより、平坦化された第
２層間絶縁膜１７が形成される。
た配線層１６上にバイアスＥＣＲによるＣＶＤ法でシリ
コン酸化膜が堆積される。これにより、平坦化された第
２層間絶縁膜１７が形成される。
【００３９】次に、図６（ａ）に示すように、分割され
た配線層１６上の第２層間絶縁膜１７にスルーホール１
８が形成される。このスルーホール１８は第２層間絶縁
膜１７のドライエッチングで形成される。このドライエ
ッチングでは、コンタクトパッド１５は第１層間絶縁膜
１３がエッチングされるのを防止する働きを有してい
る。このため、コンタクトパッド１５の寸法はスルーホ
ール１８の寸法より大きくなるように設定される。な
お、このようなコンタクトパッド１５は、コンタクトプ
ラグ１４が無くスルーホール１８のある領域にのみ形成
されてもよい。
た配線層１６上の第２層間絶縁膜１７にスルーホール１
８が形成される。このスルーホール１８は第２層間絶縁
膜１７のドライエッチングで形成される。このドライエ
ッチングでは、コンタクトパッド１５は第１層間絶縁膜
１３がエッチングされるのを防止する働きを有してい
る。このため、コンタクトパッド１５の寸法はスルーホ
ール１８の寸法より大きくなるように設定される。な
お、このようなコンタクトパッド１５は、コンタクトプ
ラグ１４が無くスルーホール１８のある領域にのみ形成
されてもよい。
【００４０】次に、図６（ｂ）に示すように上部配線層
１９が形成される。この上部配線層１９は、第２層間絶
縁膜１７に設けられたスルーホール１８を通して分割さ
れた配線層１６に接続されるようになる。
１９が形成される。この上部配線層１９は、第２層間絶
縁膜１７に設けられたスルーホール１８を通して分割さ
れた配線層１６に接続されるようになる。
【００４１】以上のようにして、分割された配線層１６
は、シリコン基板１１表面に形成された拡散層１２と電
気接続され、さらに上部配線層１９と接続される。ここ
で、分割された配線層１６は、第１層間絶縁膜１３に設
けられたコンタクトプラグ１４とコンタクトパッド１５
を通して拡散層１２に接続される。また、上部配線層１
９とは、分割された配線層１６の上面および側面で接続
される。このため、接続部の面積は、本発明の場合でも
減少することはない。
は、シリコン基板１１表面に形成された拡散層１２と電
気接続され、さらに上部配線層１９と接続される。ここ
で、分割された配線層１６は、第１層間絶縁膜１３に設
けられたコンタクトプラグ１４とコンタクトパッド１５
を通して拡散層１２に接続される。また、上部配線層１
９とは、分割された配線層１６の上面および側面で接続
される。このため、接続部の面積は、本発明の場合でも
減少することはない。
【００４２】以上のような分割された配線層の他層との
接続構造であるため、接続領域で配線抵抗が上昇するよ
うなことはなくなる。
接続構造であるため、接続領域で配線抵抗が上昇するよ
うなことはなくなる。
【００４３】本発明は上記の実施の形態に限られるもの
ではない。配線層がアルミ銅の合金でなく、タングステ
ン等の高融点金属の配線層でも同様に配線層は分割して
形成される。この場合でも同様の効果が生じる。
ではない。配線層がアルミ銅の合金でなく、タングステ
ン等の高融点金属の配線層でも同様に配線層は分割して
形成される。この場合でも同様の効果が生じる。
【００４４】また、本発明の実施の形態では、分割され
た配線層上の絶縁膜がバイアス・スパッタ法やバイアス
ＥＣＲによるＣＶＤ法で堆積される場合について説明さ
れた。この他、膜形成の過程で膜の堆積と共に膜のスパ
ッタリングが生じるような層間絶縁膜の成膜方法では、
本発明の効果が現れることに言及しておく。その他本発
明は、その趣旨を逸脱しない限り範囲で種々に変形して
実施される。
た配線層上の絶縁膜がバイアス・スパッタ法やバイアス
ＥＣＲによるＣＶＤ法で堆積される場合について説明さ
れた。この他、膜形成の過程で膜の堆積と共に膜のスパ
ッタリングが生じるような層間絶縁膜の成膜方法では、
本発明の効果が現れることに言及しておく。その他本発
明は、その趣旨を逸脱しない限り範囲で種々に変形して
実施される。
【００４５】
【発明の効果】以上に説明したように本発明では、線幅
の広い配線層は分割される。そして、線幅の広い配線層
は、その配線層の膜厚より小さな値の線幅を有する配線
パターンの集合体として形成されるようになる。
の広い配線層は分割される。そして、線幅の広い配線層
は、その配線層の膜厚より小さな値の線幅を有する配線
パターンの集合体として形成されるようになる。
【００４６】このため、層間絶縁膜の形成方法として有
用なバイアス・スパッタ法やバイアスＥＣＲによるＣＶ
Ｄ法等が活用できるようになる。そして、層間絶縁膜が
完全に平坦化されるようになるとともに、その工程が短
縮される。これは、半導体装置の製造コストを低減する
とともに、半導体装置の歩留りと信頼性を大幅に向上さ
せるようになる。
用なバイアス・スパッタ法やバイアスＥＣＲによるＣＶ
Ｄ法等が活用できるようになる。そして、層間絶縁膜が
完全に平坦化されるようになるとともに、その工程が短
縮される。これは、半導体装置の製造コストを低減する
とともに、半導体装置の歩留りと信頼性を大幅に向上さ
せるようになる。
【００４７】また、本発明の分割された配線層がその下
部あるいは上部の配線層と接続される領域、すなわちコ
ンタクト孔領域あるいはスルーホール領域には導電膜で
構成されるコンタクトパッドが設けられる。
部あるいは上部の配線層と接続される領域、すなわちコ
ンタクト孔領域あるいはスルーホール領域には導電膜で
構成されるコンタクトパッドが設けられる。
【００４８】このため、本発明の分割された配線層とこ
れら下部あるいは上部の配線層との接触抵抗が高くなる
ようなことはない。すなわち、本発明により配線の抵抗
が上昇するようなことはない。
れら下部あるいは上部の配線層との接触抵抗が高くなる
ようなことはない。すなわち、本発明により配線の抵抗
が上昇するようなことはない。
【００４９】このようにして、半導体装置の多層配線化
が促進され、半導体装置の高集積化および高密度化が容
易になる。
が促進され、半導体装置の高集積化および高密度化が容
易になる。
【図１】本発明の第１の実施の形態を説明する配線層パ
ターンの平面図である。
ターンの平面図である。
【図２】層間絶縁膜の平坦度の配線層の線幅依存性を示
すグラフである。
すグラフである。
【図３】本発明の第１の実施の形態を説明する他の配線
層パターンの平面図である。
層パターンの平面図である。
【図４】本発明の第１の実施の形態を説明する他の配線
層パターンの平面図である。
層パターンの平面図である。
【図５】本発明の第２の実施の形態を説明するための配
線層の断面図である。
線層の断面図である。
【図６】本発明の第２の実施の形態を説明するための配
線層の断面図である。
線層の断面図である。
【図７】従来の技術を説明するための配線層パターンの
平面図である。
平面図である。
【図８】従来の技術を説明するための配線層の断面図で
ある。
ある。
１，２，３，４，５，６，１０３，１０４，１０５
配線層 １ａ，２ａ，３ａ，４ａ，５ａ，６ａ 配線のない領
域 １１，１０１ シリコン基板 １２ 拡散層 １３，１０２ 第１層間絶縁膜 １４ コンタクトプラグ １５ コンタクトパッド １６ 分割された配線層 １７，１０７ 第２層間絶縁膜 １８ スルーホール １９ 上部配線層
配線層 １ａ，２ａ，３ａ，４ａ，５ａ，６ａ 配線のない領
域 １１，１０１ シリコン基板 １２ 拡散層 １３，１０２ 第１層間絶縁膜 １４ コンタクトプラグ １５ コンタクトパッド １６ 分割された配線層 １７，１０７ 第２層間絶縁膜 １８ スルーホール １９ 上部配線層
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/3205 - 21/3213 H01L 21/768
Claims (4)
- 【請求項１】半導体基板上の第１の層間絶縁膜の所定の
領域に設けられた開口部と、前記開口部に充填された第
１の導電体膜と、前記第１の導電体膜に接続するパッド
形状の第２の導電体膜とを有し、前記第２の導電体膜上
にパターン分割された配線層が形成され、前記パターン
分割された配線層上に平坦化された第２の層間絶縁膜が
形成され、前記第２の導電体膜に達し前記分割された配
線層の上面と側面を露出するようにスルーホールが前記
第２の層間絶縁膜に形成され、前記スルーホールを通し
て前記第２の導電体膜と前記配線層の上面あるいは側面
とに接続する上層配線層が配設されていることを特徴と
する半導体装置。 - 【請求項２】半導体基板上の第１の層間絶縁膜表面にパ
ッド形状の導電体膜が形成され、パターン分割された配
線層が前記導電体膜上に形成され、前記パターン分割さ
れた配線層上に第２の層間絶縁膜が形成され、前記導電
体膜に達し前記分割された配線層の上面と側面を露出す
るようにスルーホールが前記第２の層間絶縁膜に形成さ
れ、前記スルーホールを通して前記導電体膜と前記配線
層の上面あるいは側面とに接続する上層配線層が配設さ
れていることを特徴とする半導体装置。 - 【請求項３】半導体基板上の第１の層間絶縁膜表面の所
定領域にパッド形状の導電体膜を形成する工程と、パタ
ーン分割された配線層を前記導電体膜に接続して形成す
る工程と、前記パターン分割された配線層上に第２の層
間絶縁膜を堆積させる工程と、前記パッド形状の導電体
膜をエッチングストッパーとして前記第２の層間絶縁膜
をドライエッチングし前記導電体膜表面に達するスルー
ホールを形成する工程と、を含むことを特徴とする半導
体装置の製造方法。 - 【請求項４】前記ドライエッチングの工程において前記
パターン分割された配線層の側面を露出させることを特
徴とする請求項３記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8229130A JP2930025B2 (ja) | 1996-08-29 | 1996-08-29 | 半導体装置及びその製造方法 |
| US08/912,067 US5894170A (en) | 1996-08-29 | 1997-08-15 | Wiring layer in semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8229130A JP2930025B2 (ja) | 1996-08-29 | 1996-08-29 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1074834A JPH1074834A (ja) | 1998-03-17 |
| JP2930025B2 true JP2930025B2 (ja) | 1999-08-03 |
Family
ID=16887230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8229130A Expired - Fee Related JP2930025B2 (ja) | 1996-08-29 | 1996-08-29 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5894170A (ja) |
| JP (1) | JP2930025B2 (ja) |
Families Citing this family (15)
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|---|---|---|---|---|
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| JPH11214504A (ja) * | 1998-01-26 | 1999-08-06 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6147410A (en) * | 1998-03-02 | 2000-11-14 | Motorola, Inc. | Electronic component and method of manufacture |
| US6965165B2 (en) | 1998-12-21 | 2005-11-15 | Mou-Shiung Lin | Top layers of metal for high performance IC's |
| DE19939852B4 (de) | 1999-08-23 | 2006-01-12 | Infineon Technologies Ag | Stacked Via mit besonders ausgebildetem Landing Pad für integrierte Halbleiterstrukturen |
| JP2001196380A (ja) | 2000-01-12 | 2001-07-19 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| KR20020083249A (ko) * | 2001-04-26 | 2002-11-02 | 삼성전자 주식회사 | 배선의 접촉 구조 및 그의 제조 방법과 이를 포함하는박막 트랜지스터 기판 및 그 제조 방법 |
| EP1386353A2 (en) * | 2001-05-01 | 2004-02-04 | Koninklijke Philips Electronics N.V. | Method of manufacturing interconnections in a semiconductor device |
| JP2003031657A (ja) * | 2001-07-18 | 2003-01-31 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US7145252B2 (en) * | 2003-12-02 | 2006-12-05 | Chi Mei Optoelectronics Corp. | Configuration for testing the bonding positions of conductive drops and test method for using the same |
| US7495335B2 (en) * | 2005-05-16 | 2009-02-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of reducing process steps in metal line protective structure formation |
| US8575018B2 (en) * | 2006-02-07 | 2013-11-05 | Stats Chippac, Ltd. | Semiconductor device and method of forming bump structure with multi-layer UBM around bump formation area |
| JP2008060532A (ja) * | 2006-08-04 | 2008-03-13 | Seiko Epson Corp | 半導体装置 |
| US9299624B2 (en) * | 2014-01-21 | 2016-03-29 | United Microelectronics Corp. | Stacked semiconductor structure and manufacturing method for the same |
| JP6331830B2 (ja) * | 2014-07-25 | 2018-05-30 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60176251A (ja) * | 1984-02-23 | 1985-09-10 | Nec Corp | 半導体装置 |
| JPH0222843A (ja) * | 1988-07-11 | 1990-01-25 | Toshiba Corp | 半導体装置 |
| JP2580301B2 (ja) * | 1988-12-27 | 1997-02-12 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPH04280457A (ja) * | 1991-03-08 | 1992-10-06 | Nkk Corp | 半導体装置とその製造方法 |
| JP3193093B2 (ja) * | 1992-02-10 | 2001-07-30 | 富士通株式会社 | 半導体装置の製造方法 |
| JPH065856A (ja) * | 1992-06-19 | 1994-01-14 | Kawasaki Steel Corp | 半導体装置 |
| US5686356A (en) * | 1994-09-30 | 1997-11-11 | Texas Instruments Incorporated | Conductor reticulation for improved device planarity |
| KR970053805A (ko) * | 1995-12-04 | 1997-07-31 | 김광호 | 반도체 메모리 장치의 파워라인 배치방법 |
-
1996
- 1996-08-29 JP JP8229130A patent/JP2930025B2/ja not_active Expired - Fee Related
-
1997
- 1997-08-15 US US08/912,067 patent/US5894170A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1074834A (ja) | 1998-03-17 |
| US5894170A (en) | 1999-04-13 |
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