JP6331830B2

JP6331830B2 - 半導体装置の製造方法

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Publication number: JP6331830B2
Application number: JP2014152030A
Authority: JP
Inventors: 賢治星
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2014-07-25
Filing date: 2014-07-25
Publication date: 2018-05-30
Anticipated expiration: 2034-07-25
Also published as: JP2016031939A

Description

本発明は、半導体装置の製造方法に関する。

配線層を覆って層間絶縁膜が形成される半導体装置が知られている。また、半導体装置の製造において、ＣＭＰ（Chemical Mechanical Polishing）研磨によって表面を平坦にすることが行われている。例えば、絶縁膜に形成した開口に導電膜を埋め込んだ後、ＣＭＰ研磨を行うことによって、絶縁膜と導電膜との表面を平坦化することが知られている（例えば、特許文献１参照）。また、ＣＭＰ研磨において、被研磨物に光を照射し、被研磨物からの反射光を用いて、研磨の終点を検出する方法が知られている。

特開２００５−２１００８３号公報

しかしながら、配線層を覆って形成される層間絶縁膜が研磨レートの異なる第１絶縁膜と第２絶縁膜とを含む場合、層間絶縁膜にＣＭＰ研磨を行うと平坦性が悪くなってしまうことがある。

本半導体装置の製造方法は、層間絶縁膜の平坦性を良好にすることを目的とする。

本明細書に記載の半導体装置の製造方法は、配線層と前記配線層を覆う層間絶縁膜とを形成した後、前記層間絶縁膜をＣＭＰ研磨する半導体装置の製造方法であって、前記ＣＭＰ研磨後に前記配線層上に残存させる前記層間絶縁膜の厚さに応じて、前記配線層の厚みよりも大きく前記配線層のパターン幅を設定する工程と、半導体基板上に、前記パターン幅の前記配線層を形成する工程と、前記半導体基板上に形成された前記配線層を覆って、研磨レートの異なる第１絶縁膜と第２絶縁膜とを含む前記層間絶縁膜を形成する工程と、前記配線層を覆って形成された前記層間絶縁膜を前記ＣＭＰ研磨する工程と、を備える。

本明細書に記載の半導体装置の製造方法によれば、層間絶縁膜の平坦性を良好にすることができる。

図１（ａ）は、実施例１に係るＬＣＯＳ（Liquid Crystal On Silicon）デバイスの断面図、図１（ｂ）は、ＬＣＯＳデバイスの画素電極形成面の上面図である。図２は、比較例１に係るＬＣＯＳデバイスの配線部の断面図である。図３（ａ）から図３（ｄ）は、比較例１に係るＬＣＯＳデバイスの配線部の製造方法を示す断面図である。図４は、比較例１に係るＬＣＯＳデバイスの画素電極の上面を原子間力顕微鏡（ＡＦＭ：Atomic Force Microscope）で観察した結果を示す模式図である。図５は、実施例１に係るＬＣＯＳデバイスの配線部の断面図である。図６は、実施例１に係るＬＣＯＳデバイスの配線部の製造方法を示すフローチャートである。図７（ａ）から図７（ｄ）は、実施例１に係るＬＣＯＳデバイスの配線部の製造方法を示す断面図（その１）である。図８（ａ）から図８（ｃ）は、実施例１に係るＬＣＯＳデバイスの配線部の製造方法を示す断面図（その２）である。図９は、配線層のパターン幅の設定方法の一例を示すフローチャートである。

以下、図面を参照して、本発明の実施例について説明する。

図１（ａ）は、実施例１に係るＬＣＯＳ（Liquid Crystal On Silicon）デバイスの断面図、図１（ｂ）は、ＬＣＯＳデバイスの画素電極形成面の上面図である。ＬＣＯＳデバイスとは、複数の画素電極をマトリクス状に設けた基板と透光性の共通電極を設けた基板との間に液晶を封入した、反射型液晶素子である。

図１（ａ）のように、実施例１のＬＣＯＳデバイス１００は、第１基板１０と第２基板５０とを備える。第１基板１０は、複数のトランジスタ１２及び複数の保持容量１４と、最上層に設けられた複数の画素電極１６と、を含む。複数の画素電極１６は、図１（ｂ）のように、所定のギャップＧ（例えば２００ｎｍ〜７００ｎｍ程度）で、マトリクス状に配置されている。画素電極１６には、例えばアルミニウム膜等の金属膜を用いることができる。第２基板５０は、ガラス基板５２と、ガラス基板５２の表面に設けられたＩＴＯ（Indium Tin Oxide）電極５４と、を含む。

第１基板１０と第２基板５０とは、画素電極１６が形成された面とＩＴＯ電極５４が形成された面とが対向するように配置されている。第１基板１０と第２基板５０との間には、液晶６０（例えば垂直配向液晶）が封入されている。液晶６０と第１基板１０との間、及び、液晶６０と第２基板５０との間にはそれぞれ、配向膜６２ａ、６２ｂ（例えば光安定無機配向膜）が形成されている。

第１基板１０は、例えばシリコン基板からなる半導体基板１８の複数の素子領域それぞれに、トランジスタ１２と保持容量１４とが形成されている。トランジスタ１２は、ゲート絶縁膜２０を介して形成されたゲート電極２２と、ゲート電極２２の両側の半導体基板１８内に形成された不純物拡散領域であるソース領域２４及びドレイン領域２６と、を含む。なお、ゲート絶縁膜２０及びゲート電極２２の側壁にサイドウォールが形成されていてもよい。

ソース領域２４及びドレイン領域２６は、層間絶縁膜２８を貫通するビア配線３０を介して、層間絶縁膜２８上に形成された配線層３２に接続されている。層間絶縁膜２８には、例えば酸化シリコン膜等の絶縁膜を用いることができる。ビア配線３０には、例えばタングステン膜等の金属膜を用いることができる。配線層３２には、例えばアルミニウム膜等の金属膜を用いることができる。

保持容量１４は、半導体基板１８内に形成された不純物拡散領域を下部電極３４とし、下部電極３４に対向して、誘電体層３６となる絶縁膜を挟んで上部電極３８が形成されている。上部電極３８は、トランジスタ１２のドレイン領域２６に電気的に接続された配線層３２に、ビア配線３０を介して接続されている。

層間絶縁膜２８及び配線層３２上には、さらに層間絶縁膜４０が形成され、この層間絶縁膜４０上に、複数の画素電極１６が形成されている。層間絶縁膜４０には、例えば酸化シリコン膜等の絶縁膜を用いることができる。各画素電極１６は、層間絶縁膜４０を貫通するビア配線４２を介して、トランジスタ１２及び保持容量１４に電気的に接続された配線層３２に接続されている。ビア配線４２には、例えばタングステン膜等の金属膜を用いることができる。なお、以下において、配線層３２、層間絶縁膜４０、及び画素電極１６が積層された部分を配線部４４と称すこととする。また、図１（ａ）では、図の明瞭化のために、１層の配線層３２と１層の層間絶縁膜４０とを図示しているが、複数層の配線層３２と複数層の層間絶縁膜４０とが積層されていてもよい。

実施例１のＬＣＯＳデバイス１００では、第１基板１０の各トランジスタ１２のオン・オフ制御によって、各画素電極１６をそれぞれ所定の電位に制御できる。保持容量１４は、画素電極１６の電位変動を抑える役割を果たす。また、ＬＣＯＳデバイス１００では、第２基板５０のＩＴＯ電極５４を所定の電位に制御できる。このように、画素電極１６とＩＴＯ電極５４との電位を制御することにより、それらの間に挟まれた液晶６０の光学特性が変調される。

ＬＣＯＳデバイス１００では、第２基板５０側から入射し、ＩＴＯ電極５４、配向膜６２ｂ、液晶６０、及び配向膜６２ａを通過した光が、画素電極１６で反射される。この際に、各画素電極１６とＩＴＯ電極５４との電位を制御し、液晶６０の光学特性を制御することで、第２基板５０側から入射してくる光に対し、所望の画像を表示させることができる。

次に、比較例１に係るＬＣＯＳデバイスについて説明する。比較例１に係るＬＯＣＳデバイスは、配線部が実施例１のＬＣＯＳデバイス１００と異なる点以外は、実施例１の図１（ａ）及び図１（ｂ）と同じであるため、配線部についてのみ説明する。

図２は、比較例１に係るＬＣＯＳデバイスの配線部の断面図である。なお、図２では、図１（ａ）とは異なる位置における配線部を図示している。図２のように、比較例１のＬＣＯＳデバイスの配線部１４４は、層間絶縁膜１２８上に設けられた配線層１３２と、配線層１３２を覆って設けられた層間絶縁膜１４０と、層間絶縁膜１４０上に設けられた画素電極１１６と、を含む。画素電極１１６は、層間絶縁膜１４０を貫通するビア配線１４２を介して、トランジスタ及び保持容量に電気的に接続された配線層１３２に接続されている。

層間絶縁膜１４０は、配線層１３２を覆う第１絶縁膜１４０ａと、第１絶縁膜１４０ａ上に設けられた第２絶縁膜１４０ｂと、を含む。第１絶縁膜１４０ａと第２絶縁膜１４０ｂとは、ＣＭＰ研磨における研磨レートが異なっている。例えば第２絶縁膜１４０ｂの研磨レートは、第１絶縁膜１４０ａよりも速くなっている。層間絶縁膜１４０の上面であって、第１絶縁膜１４０ａと第２絶縁膜１４０ｂとの境界部分に、第１絶縁膜１４０ａが突出した段差が形成されている。この段差の影響を受けて、画素電極１１６の上面にも段差が形成されている。層間絶縁膜１４０の上面に形成された段差は、第１絶縁膜１４０ａと第２絶縁膜１４０ｂの研磨レートの差に起因したものと考えられる。このことを、図３（ａ）から図３（ｄ）を用いて説明する。

図３（ａ）から図３（ｄ）は、比較例１に係るＬＣＯＳデバイスの配線部の製造方法を示す断面図である。図３（ａ）のように、層間絶縁膜１２８上に金属膜（例えばアルミニウム膜）を堆積した後、金属膜をパターニングして、配線層１３２を形成する。配線層１３２のパターン幅Ｗ１、Ｗ２、Ｗ３はそれぞれ、例えば２．２μｍ、０．５μｍ、０．５μｍである。

その後、配線層１３２の間隙に埋め込まれ、配線層１３２を覆う第１絶縁膜１４０ａを形成する。第１絶縁膜１４０ａは、例えば高密度プラズマ化学気相成長（ＨＤＰ−ＣＶＤ：High Density Plasma−Chemical Vapor Deposition）法で形成された酸化シリコン膜である。高密度プラズマ化学気相成長法は、段差被覆性に優れ、良好な埋め込み特性を有するため、第１絶縁膜１４０ａを配線層１３２の間隙に埋め込むことができる。また、第１絶縁膜１４０ａは、配線層１３２上に凸部１５０が形成された形状となる。凸部１５０の突出量は、配線層１３２のパターン幅に依存し、パターン幅の広い配線層１３２上では大きく、パターン幅の狭い配線層１３２上では小さくなる。第１絶縁膜１４０ａを形成した後、第１絶縁膜１４０ａ上にＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜からなる第２絶縁膜１４０ｂを形成する。これにより、第１絶縁膜１４０ａと第２絶縁膜１４０ｂとからなる層間絶縁膜１４０が形成される。

図３（ｂ）のように、配線層１３２上に位置する部分の層間絶縁膜１４０に、配線層１３２の上面が露出する貫通孔を形成する。貫通孔に埋め込まれるように、層間絶縁膜１４０上に金属膜（例えばタングステン膜）１５２を形成する。

図３（ｃ）のように、層間絶縁膜１４０の上面が露出するように、金属膜１５２をＣＭＰ研磨によって除去する。これにより、貫通孔にのみ金属膜１５２が残存し、ビア配線１４２が形成される。金属膜１５２に対するＣＭＰ研磨と同時に、層間絶縁膜１４０もＣＭＰ研磨する。これは、配線層１３２上の層間絶縁膜１４０の厚さＴを、電気的な要求に基づいて予め設計された厚さにするためである。層間絶縁膜１４０に対するＣＭＰ研磨では、パターン幅の広い配線層１３２上の第１絶縁膜１４０ａの凸部１５０は突出量が大きいために、第２絶縁膜１４０ｂのみならず、第１絶縁膜１４０ａもＣＭＰ研磨されることが生じ得る。第１絶縁膜１４０ａと第２絶縁膜１４０ｂとは研磨レートが異なるため、この研磨レートの差に起因して、層間絶縁膜１４０の上面に段差が形成されてしまう。

図３（ｄ）のように、層間絶縁膜１４０上に金属膜（例えばアルミニウム膜）を堆積した後、金属膜をパターニングして、画素電極１１６を形成する。層間絶縁膜１４０の上面に段差が形成されていることから、画素電極１１６にもこの段差の影響を受けて段差が形成されてしまう。

図４は、比較例１に係るＬＣＯＳデバイスの画素電極の上面を原子間力顕微鏡（ＡＦＭ：Atomic Force Microscope）で観察した結果を示す模式図である。図４のように、比較例１の画素電極１１６の上面をＡＦＭで観察した所、１対（２本）の線１５４が複数組観察された。このことから、画素電極１１６の上面に、１対の線１５４で画定される段差が形成されていることが確認できた。なお、図示は省略するが、比較例１の画素電極１１６の上面を金属顕微鏡で観察した場合でも、同様に１対の線が複数組観察され、段差が形成されていることが確認できた。また、比較例１の画素電極１１６をＳＥＭ（Scanning Electron Microscope）観察した場合でも、段差が形成されていることが確認できた。

１対の線１５４は、パターン幅の広い配線層１３２に対応した位置に発生していることが認められたため、画素電極１６に形成された段差は、層間絶縁膜１４０の上面の段差に起因して形成されたものであることが確認できた。画素電極１１６の上面にこのような方向性を持った段差が形成されると、画素電極１１６の表面に乱反射によるくもり現象が現れてしまい、画素電極１１６の表面の鏡面性が劣化してしまう。実際、比較例１の画素電極１１６の上面をグリーンライト（中心波長が緑色の波長体のライト）で観察した所、くもり現象を確認できた。画素電極１１６は、光を反射する機能を有するため、鏡面性が劣化すると、反射率が低下して歩留まりが悪化してしまう。

図５は、実施例１に係るＬＣＯＳデバイスの配線部の断面図である。なお、図５では、比較例１の図２に対応する位置における配線部を図示している。図５のように、実施例１のＬＣＯＳデバイスの配線部４４においても、比較例１と同様に、層間絶縁膜４０は、配線層３２を覆う第１絶縁膜４０ａと、第１絶縁膜４０ａ上に設けられた第２絶縁膜４０ｂと、を含む。第１絶縁膜４０ａと第２絶縁膜４０ｂとはＣＭＰ研磨における研磨レートが異なっていて、例えば第２絶縁膜４０ｂの研磨レートは第１絶縁膜４０ａよりも速くなっている。

比較例１と異なる点は、比較例１のパターン幅が広い配線層１３２（図３（ａ）におけるパターン幅Ｗ１の配線層１３２）が、２つの配線層３２に分割されている点である。この２つに分割された配線層３２のパターン幅の合計は、電気的な要求に基づいて予め設計された幅Ｗ１に等しくなることが好ましく、この２つに分割された配線層３２は何れかの箇所で電気的に接合される。このように分割されているため、配線層３２上での第１絶縁膜４０ａの凸部７０の突出量は小さくなっている。これにより、層間絶縁膜４０の上面には、第１絶縁膜４０ａと第２絶縁膜４０ｂとの境界が現れず、段差は形成されていない。よって、層間絶縁膜４０上に形成された画素電極１６にも段差は形成されていない。

図６は、実施例１に係るＬＣＯＳデバイスの配線部の製造方法を示すフローチャートである。図７（ａ）から図８（ｃ）は、実施例１に係るＬＣＯＳデバイスの配線部の製造方法を示す断面図である。なお、実施例１のＬＣＯＳデバイスにおいて、配線層３２より下側の構成（トランジスタ１２や保持容量１４等）は、一般的な製造方法によって形成されるため、図１（ａ）を参照して説明する。即ち、トランジスタ１２を構成するゲート絶縁膜２０とゲート電極２２とは、半導体基板１８上に絶縁膜とゲート電極材料とを堆積し、これらをパターン化することで形成される。ソース領域２４とドレイン領域２６とは、半導体基板１８に所定導電型の不純物をイオン注入して不純物拡散領域を形成することで形成される。

保持容量１４を構成する下部電極３４は、保持容量１４を形成する領域の半導体基板１８に選択的にイオン注入を行い、不純物拡散領域を形成することで形成される。誘電体層３６と上部電極３８とは、トランジスタ１２のゲート絶縁膜２０とゲート電極２２の形成と同時にパターン化することで形成される。

層間絶縁膜２８は、例えば酸化シリコン膜等の絶縁膜を堆積することで形成される。ビア配線３０は、層間絶縁膜２８に形成した貫通孔に埋め込まれるように、金属膜（例えばタングステン膜）を層間絶縁膜２８上に形成した後、ＣＭＰ研磨によって層間絶縁膜２８上の金属膜を除去することで形成される。

配線部４４の形成にあたっては、図６のように、まず、形成する配線層３２のパターン幅の設定を行う（ステップＳ１０）。ここで、図９を用いて、配線層３２のパターン幅の設定について説明する。図９は、配線層のパターン幅の設定方法の一例を示すフローチャートである。図９のように、まず、ＣＭＰ研磨後の層間絶縁膜４０の上面に、第１絶縁膜４０ａと第２絶縁膜４０ｂとの境界が現れるか否かの判断に用いる検量線を設定する（ステップＳ３０）。検量線は、例えば第１絶縁膜４０ａの凸部７０の頂上に所定の厚さの第２絶縁膜４０ｂがあるとする場合の、配線層３２のパターン幅と配線層３２上の層間絶縁膜４０の厚さとの関係を示す線である。このような検量線は、配線層３２のパターン幅に対する第１絶縁膜４０ａの凸部７０の突出量が概ね決まっているために設定することができる。

次いで、形成しようとする配線層３２のパターン幅を求める（ステップＳ３２）。最初の段階では、配線層３２のパターン幅の設計値を、ステップＳ３２におけるパターン幅とする。次いで、配線層３２がステップＳ３２のパターン幅（例えば設計値のパターン幅）の場合に、層間絶縁膜４０の上面に第１絶縁膜４０ａと第２絶縁膜４０ｂとの境界が現れるか否かを、検量線を用いて判断する（ステップＳ３４）。上述したように、ＣＭＰ研磨後に配線層３２上に残存させる層間絶縁膜４０の厚さは、電気的要求に基づいて予め設計されている。このため、検量線を用いて算出されたステップＳ３２のパターン幅における層間絶縁膜４０の厚さと、電気的要求に基づいて予め設計された層間絶縁膜４０の厚さと、を比較することで、境界が現れるか否かを判断できる。即ち、検量線を用いて算出された層間絶縁膜４０の厚さが予め設計された層間絶縁膜４０の厚さよりも厚い場合には境界が現れ、薄い場合には境界が現れないと判断することができる。境界が現れない場合（ステップＳ３４でＮｏの場合）、ステップＳ３２におけるパターン幅（例えば設計値のパターン幅）を配線層３２のパターン幅に設定する（ステップＳ３６）。

一方、境界が現れる場合（ステップＳ３４でＹｅｓの場合）、配線層３２を複数に分割（例えば２つに分割）し（ステップＳ３８）、各配線層３２のパターン幅を求める（ステップＳ３２）。そして、配線層３２がステップＳ３２のパターン幅（例えば分割後の各パターン幅）の場合に、層間絶縁膜４０の上面に第１絶縁膜４０ａと第２絶縁膜４０ｂとの境界が現れるか否かを判断する（ステップＳ３４）。境界が現れなくなった場合（ステップＳ３４でＮｏの場合）、ステップＳ３２におけるパターン幅（例えば分割後の各パターン幅）を配線層３２のパターン幅に設定する（ステップＳ３６）。なお、ステップＳ３８における配線層３２の分割は、同じパターン幅の複数の配線層３２に分割する場合に限らず、配線層３２の形成領域に応じて、異なるパターン幅の複数の配線層３２に分割する場合でもよい。

このように、配線層３２の形成に先立ち、ＣＭＰ研磨後に配線層３２上に残存させる層間絶縁膜４０の厚さに応じて、配線層３２のパターン幅を設定することを行う。

図６のステップＳ１２及び図７（ａ）のように、層間絶縁膜２８上に、設定したパターン幅の配線層３２を形成する。配線層３２は、例えば層間絶縁膜２８上にスパッタ法を用いて金属膜（例えばアルミニウム膜）を堆積した後、フォトリソグラフィ技術及びエッチング技術を用いて金属膜をパターン化することで形成される。配線層３２の幅Ｗ１、Ｗ２、Ｗ３、Ｗ４は全て、例えば０．５μｍである。配線層３２の厚さは、例えば０．２５μｍである。

図６のステップＳ１４及び図７（ｂ）のように、配線層３２の互いの間隙に埋め込まれ、配線層３２を覆う第１絶縁膜４０ａを形成する。第１絶縁膜４０ａは、例えば酸化シリコン膜であり、例えば高密度プラズマ化学気相成長法を用いて形成される。第１絶縁膜４０ａは、配線層３２上に凸部７０が形成されるが、配線層３２のパターン幅が狭くなっているため、凸部７０の突出量は小さく抑えられる。

図６のステップＳ１６及び図７（ｃ）のように、第１絶縁膜４０ａ上に、第２絶縁膜４０ｂを形成する。第２絶縁膜４０ｂは、例えばＴＥＯＳ膜からなり、例えば化学気相成長法を用いて形成される。第２絶縁膜４０ｂを形成する理由は、処理時間の短縮による生産能力の向上、及び、原材料の削減によるコストダウン等の点から、高密度プラズマ化学気相成長法による成膜時間は短く抑えたく、その一方で、層間絶縁膜４０はある程度の厚さを必要とするためである。これにより、第１絶縁膜４０ａと第２絶縁膜４０ｂとからなる層間絶縁膜４０が形成される。

図６のステップＳ１８及び図７（ｄ）のように、配線層３２上に位置する部分の層間絶縁膜４０に、配線層３２の上面が露出する貫通孔７２を形成する。貫通孔７２は、例えばフォトリソグラフィ技術及びエッチング技術を用いて形成される。貫通孔７２の直径は、例えば０．３μｍである。

図６のステップＳ２０及び図８（ａ）のように、貫通孔７２に埋め込まれるように、層間絶縁膜４０上にビア配線材料である金属膜（例えばタングステン膜）７４を形成する。金属膜７４は、例えばスパッタ法を用いて形成される。

図６のステップＳ２２及び図８（ｂ）のように、層間絶縁膜４０上の金属膜７４が除去され、配線層３２上の層間絶縁膜４０の厚さが電気的要求に基づいて設計された厚さになるように、金属膜７４と層間絶縁膜４０とをＣＭＰ研磨する。ＣＭＰ研磨は、研磨ヘッドに加工面が下向きになるようにウエハを貼り付け、シリカ系又はアルミナ系等からなるスラリーを用いて、ウエハを研磨パッドに押し付けることで行われる。これにより、貫通孔７２にのみ金属膜７４が残存してビア配線４２が形成され、配線層３２上の層間絶縁膜４０の厚さＴが電気的要求に基づいて予め設計された厚さとなる。配線層３２上の層間絶縁膜４０の厚さＴは、例えば０．７μｍである。

配線層３２上における第１絶縁膜４０ａの凸部７０は、その突出量が小さく抑えられていることから、ＣＭＰ研磨は第２絶縁膜４０ｂに対してのみ行われる。このため、層間絶縁膜４０の上面には、第１絶縁膜４０ａと第２絶縁膜４０ｂとの境界が現れず、段差が形成されない。

図６のステップＳ２４及び図８（ｃ）のように、層間絶縁膜４０上に画素電極１６を形成する。画素電極１６は、例えば層間絶縁膜４０上にスパッタ法を用いて金属膜（例えばアルミニウム膜）を堆積した後、フォトリソグラフィ技術及びエッチング技術を用いて金属膜をパターン化することで形成される。画素電極１６の厚さは、例えば０．２μｍ程度である。層間絶縁膜４０の上面に段差は形成されていないことから、画素電極１６にも段差は形成されない。なお、実施例１のＬＣＯＳデバイスの画素電極１６の上面をＡＦＭ観察及び金属顕微鏡観察を行った所、図４のような１対の線１５４は観察されず、段差が形成されていないことが確認できた。

なお、第１基板１０を形成した後は、以下の工程を行うことによってＬＣＯＳデバイス１００が形成される。即ち、第１基板１０の画素電極１６の形成面に所定の配向膜６２ａ形成し、また、ガラス基板５２上にＩＴＯ電極５４を形成した第２基板５０のＩＴＯ電極５４の形成面にも所定の配向膜６２ｂを形成する。そして、所定厚みのスペーサ等を挟んで第１基板１０と第２基板５０とを対向させ、スペーサ等によって設けられた第１基板１０と第２基板５０との間隙に所定の液晶６０を注入することで、ＬＣＯＳデバイス１００が形成される。

以上のように、実施例１によれば、ＣＭＰ研磨後に配線層３２上に残存させる層間絶縁膜４０の厚さに応じて配線層３２のパターン幅を設定し、このパターン幅の配線層３２を形成している。このため、研磨レートの異なる第１絶縁膜４０ａと第２絶縁膜４０ｂとを含む層間絶縁膜４０にＣＭＰ研磨を行っても、図８（ｂ）のように、層間絶縁膜４０の上面に段差が形成されることを抑制できる。よって、層間絶縁膜４０の平坦性を良好にすることができる。

層間絶縁膜４０の平坦性が良好になることから、図８（ｃ）のように、層間絶縁膜４０上に光を反射する画素電極１６（反射金属層）を形成するＬＣＯＳデバイスにおいては、画素電極１６の表面の鏡面性の悪化を抑制できる。よって、画素電極１６の反射率の低下による歩留まりの悪化を抑制することができる。

図９で説明したように、ＣＭＰ研磨後の層間絶縁膜４０の上面に第１絶縁膜４０ａと第２絶縁膜４０ｂとの境界が現れないように、配線層３２のパターン幅を設定することが好ましい。これは、層間絶縁膜４０の上面に第１絶縁膜４０ａと第２絶縁膜４０ｂとの境界が現れると、第１絶縁膜４０ａと第２絶縁膜４０ｂとの研磨レートが異なるため、層間絶縁膜４０の上面に段差が形成され易くなってしまうためである。

図７（ｂ）のように、配線層３２を覆う第１絶縁膜４０ａには、段差被覆性に優れている等の点から、高密度プラズマ化学気相法によって形成された酸化シリコン膜を用いることが好ましい。第１絶縁膜４０ａ上に形成される第２絶縁膜４０ｂには、コスト等の点から、ＴＥＯＳ膜を用いることが好ましい。第１絶縁膜４０ａ及び第２絶縁膜４０ｂにこのような膜を用いた場合、第１絶縁膜４０ａと第２絶縁膜４０ｂのＣＭＰ研磨における研磨レートが異なり、第２絶縁膜４０ｂの研磨レートは第１絶縁膜４０ａよりも速くなる。したがって、第１絶縁膜４０ａと第２絶縁膜４０ｂの両方にＣＭＰ研磨が行われると、研磨レートの差に起因して、層間絶縁膜４０の上面に段差が形成されてしまう。よって、このような場合に、ＣＭＰ研磨後に配線層３２上に残存させる層間絶縁膜４０の厚さに応じて、配線層３２のパターン幅を予め設定することが好ましい。

なお、実施例１において、第１絶縁膜４０ａと第２絶縁膜４０ｂとのＣＭＰ研磨における研磨レートが異なる場合であれば、第２絶縁膜４０ｂの研磨レートが第１絶縁膜４０ａよりも速い場合に限らず、遅い場合でもよい。

実施例１では、図７（ｄ）から図８（ｂ）のように、配線層３２上の層間絶縁膜４０に形成した貫通孔７２に金属膜７４を埋め込んだ後、層間絶縁膜４０上の金属膜７４と層間絶縁膜４０とをＣＭＰ研磨している。しかしながら、層間絶縁膜４０へのＣＭＰ研磨は、層間絶縁膜４０上に金属膜が形成されていない状態で行われる場合でもよい。

実施例１では、画素電極１６から１層下の配線層３２に対して、配線層３２上に残存させる層間絶縁膜４０の厚さに応じて、配線層３２のパターン幅を設定しているが、さらに下層の配線層に対して行ってもよい。

実施例１では、ＬＣＯＳデバイス１００の場合を例に説明したが、この場合に限られる訳ではない。研磨レートの異なる第１絶縁膜と第２絶縁膜とを含む層間絶縁膜が配線層を覆って形成され、この層間絶縁膜にＣＭＰ研磨を行う半導体装置であれば、その他の半導体装置の場合でもよい。

以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

なお、以上の説明に関して更に以下の付記を開示する。
（付記１）配線層と前記配線層を覆う層間絶縁膜とを形成した後、前記層間絶縁膜をＣＭＰ研磨する半導体装置の製造方法であって、
前記ＣＭＰ研磨後に前記配線層上に残存させる前記層間絶縁膜の厚さに応じて、前記配線層のパターン幅を設定する工程と、
半導体基板上に、前記パターン幅の前記配線層を形成する工程と、
前記半導体基板上に形成された前記配線層を覆って、研磨レートの異なる第１絶縁膜と第２絶縁膜とを含む前記層間絶縁膜を形成する工程と、
前記配線層を覆って形成された前記層間絶縁膜を前記ＣＭＰ研磨する工程と、を備えることを特徴とする半導体装置の製造方法。
（付記２）前記パターン幅を設定する工程は、前記ＣＭＰ研磨後の前記層間絶縁膜の上面に前記第１絶縁膜と前記第２絶縁膜との境界が現れないように、前記配線層のパターン幅を設定することを特徴とする付記１記載の半導体装置の製造方法。
（付記３）前記パターン幅を設定する工程は、前記ＣＭＰ研磨後の前記層間絶縁膜の上面に前記第１絶縁膜と前記第２絶縁膜との境界が現れないような前記配線層のパターン幅と前記配線層上の前記層間絶縁膜の厚さとの関係を示す検量線を用いて、前記配線層のパターン幅を設定することを特徴とする付記１または２記載の半導体装置の製造方法。
（付記４）前記層間絶縁膜を形成する工程は、前記配線層を覆う前記第１絶縁膜を形成した後、前記第１絶縁膜上に前記第１絶縁膜よりも研磨レートの速い前記第２絶縁膜を形成することを特徴とする付記１から３のいずれか一項記載の半導体装置の製造方法。
（付記５）前記第１絶縁膜は高密度プラズマ化学気相成長法によって形成された酸化シリコン膜であり、前記第２絶縁膜はＴＥＯＳ膜であることを特徴とする付記４記載の半導体装置の製造方法。
（付記６）前記ＣＭＰ研磨を行った後、前記層間絶縁膜上に、光を反射する反射金属層を形成する工程を備えることを特徴とする付記１から５のいずれか一項記載の半導体装置の製造方法。
（付記７）前記層間絶縁膜に、前記配線層の上面が露出する貫通孔を形成する工程と、
前記貫通孔を埋め込むように、前記層間絶縁膜上に金属膜を形成する工程と、を備え、
前記ＣＭＰ研磨する工程は、前記金属膜と前記層間絶縁膜とを研磨することを特徴とする付記１から６のいずれか一項記載の半導体装置の製造方法。

１０第１基板
１２トランジスタ
１４保持容量
１６、１１６画素電極
１８半導体基板
２０ゲート絶縁膜
２２ゲート電極
２４ソース領域
２６ドレイン領域
２８、１２８層間絶縁膜
３０ビア配線
３２、１３２配線層
３４下部電極
３６誘電体層
３８上部電極
４０、１４０層間絶縁膜
４０ａ、１４０ａ第１絶縁膜
４０ｂ、１４０ｂ第２絶縁膜
４２、１４２ビア配線
４４、１４４配線部
５０第２基板
５２ガラス基板
５４ＩＴＯ電極
６０液晶
６２ａ、６２ｂ配向膜
７０、１５０凸部
７２貫通孔
７４金属膜
１００ＬＣＯＳデバイス

Claims

配線層と前記配線層を覆う層間絶縁膜とを形成した後、前記層間絶縁膜をＣＭＰ研磨する半導体装置の製造方法であって、
前記ＣＭＰ研磨後に前記配線層上に残存させる前記層間絶縁膜の厚さに応じて、前記配線層の厚みよりも大きく前記配線層のパターン幅を設定する工程と、
半導体基板上に、前記パターン幅の前記配線層を形成する工程と、
前記半導体基板上に形成された前記配線層を覆って、研磨レートの異なる第１絶縁膜と第２絶縁膜とを含む前記層間絶縁膜を形成する工程と、
前記配線層を覆って形成された前記層間絶縁膜を前記ＣＭＰ研磨する工程と、を備えることを特徴とする半導体装置の製造方法。
前記パターン幅を設定する工程は、前記ＣＭＰ研磨後の前記層間絶縁膜の上面に前記第１絶縁膜と前記第２絶縁膜との境界が現れないように、前記配線層のパターン幅を設定することを特徴とする請求項１記載の半導体装置の製造方法。
前記パターン幅を設定する工程は、前記ＣＭＰ研磨後の前記層間絶縁膜の上面に前記第１絶縁膜と前記第２絶縁膜との境界が現れないような前記配線層のパターン幅と前記配線層上の前記層間絶縁膜の厚さとの関係を示す検量線を用いて、前記配線層のパターン幅を設定することを含む請求項１または２記載の半導体装置の製造方法。
前記パターン幅を設定する工程は、分割される前記配線層のパターン幅の合計が分割される前の前記配線層のパターン幅に等しくなるように前記配線層のパターン幅を設定することを含む請求項１から３のいずれか一項記載の半導体装置の製造方法。
前記層間絶縁膜を形成する工程は、前記配線層を覆う前記第１絶縁膜を形成した後、前記第１絶縁膜上に前記第１絶縁膜よりも研磨レートの速い前記第２絶縁膜を形成することを特徴とする請求項１から４のいずれか一項記載の半導体装置の製造方法。