KR100463943B1 - 반도체 메모리 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 규소 기판을 구비하고, 그 규소 기판 상에는 하부 전극, 상부 전극, 및 그 사이에 놓이는 유전체 층, 특히 강유전성 재료로 이뤄지는 유전체 층을 구비한 하나 이상의 메모리 커패시터가 배치되며, 하부 전극이 장벽 층, 특히 확산 장벽으로 이뤄지거나 Ir, IrO2, IrO로 된 접착 층과 조합된 확산 장벽의 샌드위치로 이뤄지는 장벽 층에 의해 규소 기판으로부터 분리되는 반도체 메모리 소자, 특히 DRAM 또는 FeRAM을 제조하는 방법에 관한 것이다. 메모리 커패시터를 부착하기 전에 경질 마스크, 특히 SiO2, SiN, SiON으로 이뤄지는 경질 마스크에 의해 장벽 층을 패터닝하고, 패터닝 후에 남겨진 마스크 층을 제거하여 패터닝된 장벽 층을 노출시킨다. 본 발명에 따르면, 패터닝된 장벽 층을 그 장벽 층 상에 남겨진 마스크 층의 제거 전에 CVD(화학 증착 또는 화학 기상 침착)에 의해 SiO2중에 매립하고, 남겨진 마스크 층을 SiO2매립물과 함께 SiO2-CMP(화학 기계적 연마) 공정에 의해 장벽 층의 표면으로부터 제거한다.
Description
또한, WO 99/27581에는 내부에 접촉 스토퍼가 있는 절연 층을 기판 상에 마련하는 것이 공지되어 있다. 접촉 스토퍼 상에는 리세스(recess)를 구비한 유전체가 형성되고, 그러한 구조물 상에 확산 장벽으로서의 장벽 층이 마련된다. 다음에, 메모리 커패시터용의 하부 전극 층, 유전체 층, 및 상부 전극 층을 침착시킨다. 이어서, 구조물을 덮어 싸는 동시에 남겨진 리세스를 채우는 버퍼 층을 침착시킨다. 끝으로, 화학-기계적 연마(chemical-mechanical planarization) 단계에서 버퍼 층을 장벽 층까지 연마한 후에 표면에 노출된 장벽 층을 제거한다.
이러한 관련 반도체 메모리 소자는 강유전성 박층 또는 유전율이 높은 박층으로 이뤄지는 메모리 매체를 구비한 하나 이상의 메모리 커패시터를 포함한다. 그러한 유형의 메모리 매체를 배치하는 데는, 고온에서, 특히 800 ℃ 정도에서, 특히 산소를 공정 가스로서 사용하는 산화성 분위기 중에서의 열처리공정이 필요하다. 이 경우, 물질 확산 과정, 예컨대 규소 기판과 접촉하는 역할을 하는 소위 다결정 규소 스토퍼(소위 다결정 규소 플러그)의 부분적 산화로 인한 물질 확산 과정을 회피해야만 하는데, 왜냐하면 그러한 물질 확산 과정은 반도체 메모리 소자를 열화시키거나 심지어는 못쓰게 만들기까지 하기 때문이다.
그러한 물질 확산 과정을 배제시키기 위해, 확산 장벽을 사용하거나, 예컨대 Ir, IrO2, IrO로 이뤄진 접착 층과 조합된 그러한 유형의 확산 장벽의 샌드위치를 사용한다. 이후로, 그러한 구조물을 통칭하여 장벽 또는 장벽 층으로서 지칭하기로 한다. 그러한 장벽은 메모리 커패시터와 규소 기판과의 사이에 배치된다. 즉, 장벽 층 상에는 메모리 커패시터의 하부 전극, 전형적으로 Pt, Ru, RuO2로 이뤄지는 소위 바텀 전극(bottom-electrode)이 부착된다. 하부 전극이 장벽 층 상에 최적으로 부착되는 것을 보장하려면, 장벽 층은 가능한 한 넓은 평탄 접촉 면을 구비해야 한다. 또한, 최대한으로 낮은 접촉 저항이 요구되는데, 특히 그것은 전극 박층이 통상적으로 규소 기판 상에 잘 접착되지 않기 때문에 그러하다.
장벽 층은 플라즈마 중에서는 단지 열악하게만 패터닝될 수 있을 뿐인데, 그것은 그 장벽 층이 패턴 전사에 사용되는 공정 화학 물질 중에서 휘발성이 적거나 또는 비휘발성의 화합물을 생성하기 때문이다. 따라서, 지금까지는 우선적으로 장벽 층의 물리적 스퍼터링 에칭을 사용하여 패터닝을 행하였다. 그 때문에, 패턴 전사시에는 마스크 재료에 대한 선택성이 낮아지게 된다. 또한, IrO2로 이뤄진 장벽 층의 경우에는 그 때에 방출되는 산소로 인해 추가로 래커(Lack)가 에칭되게 된다. 아울러, 패턴 전사로 인해 레지스트(resist)가 측 방향으로 위축됨으로써 또는 제거가 어렵던지 전혀 제거되지 않는 재침착물이 생성 패턴의 측벽에 침적됨으로써 또는 양자가 조합됨으로써 현저한 CD(Critical Dimension; 임계 치수) 변경 및/또는 측 단면 경사가 생기게 된다.
또한, 메모리 커패시터를 규소 기판 상에 부착하는 것과 관련하여 예컨대 SiO2, SiN, 또는 SiON으로 이뤄진 유전성 경질 마스크 또는 하드 마스크를 사용하는 것이 공지되어 있다. 기본적으로, 그러한 마스크 층의 에칭성이 낮기 때문에, 그 마스크 층을 사용한 공정 실행시에는 보다 더 높은 선택성을 구현할 수 있다. 플라즈마 패터닝 공정에서 바람직한 물리적 스퍼터링 에칭을 행할 경우에는 마스크에 패싯(facet)이 발생하기 때문에, 그러한 패싯이 패터닝하려는 층에 전사되는 것을 방지하기 위해서는 마스크 층의 두께를 선택성만에 의해 규정되는 것보다 더 크게 선택해야만 한다. 플라즈마 에칭 공정에서 패턴 전사를 행한 후에 남겨진 마스크를 제거한다는 것은 적어도 그 제거하려는 마스크 층의 두께에 대해 소정의 토포그라피(topography)를 추가로 확대시키는 결과를 가져온다.
이러한 형식의 패터닝 공정은 예컨대 US-A-5 464 786, US-A-5 506 166, 및 US-A-5 581 436에 공지되어 있다. 마스크 층을 후속적으로 제거하기 위한 습식 공정은 추가로 그에 수반되는 패턴의 등방성 언더컷(isotropic undercut)으로 인해 원칙적으로 배제된다.
본 발명은 US-A-5 464 786, US-A-5 506 166, 및 US-A-5 581 436에 공지되어 있는 바와 같은 청구항 1의 전제부에 따른 반도체 메모리 소자의 제조 방법에 관한 것이다.
이하, 본 발명을 첨부 도면에 의거하여 예시적으로 더욱 상세히 설명하기로 한다. 첨부 도면 중에서,
도 1은 메모리 커패시터 구역에서의 반도체 메모리 소자의 개략적인 단면도이고;
도 2는 도 1의 배열의 장벽 층을 제조하는 종래 공정을 개략적으로 나타내 도면으로서, 도 2의 상부에는 래커 도포 후의 방법이, 그리고 도 2의 하부에는 패턴 전사를 행한 후의 방법이 각각 도시되어 있는 도면이며;
도 3a 및 도 3b는 하드 마스크(경질 마스크)의 사용 하에 방법을 실행하는 것을 각각 나타낸 도면이고;
도 3c 및 도 3d는 각 본 발명에 따른 CVD-SiO2(도 3c)와 SiO2-CMP(도 3d)에 의해 방법을 실행하는 것을 각각 나타낸 도면이다.
본 발명의 목적은 메모리 커패시터의 하부 전극에 대해 최적으로 넓은 장벽 층의 표면 또는 접착 면을 보장하는 서두에 전제된 형식의 방법을 제공하는 것이다.
그러한 목적은 청구항 1에 따른 방법에 의해 달성된다.
본 발명의 바람직한 추가의 구성은 종속 청구항들에 기술되어 있다.
환언하면, 본 발명은 패터닝된 장벽 층을 그 장벽 층 상에 남겨진 마스크 층과 함께 CVD(화학 기상 증착)에 의해 SiO2중에 매립하고, 그 다음으로 CMP(화학 기계적 연마) 공정을 행하되, 바람직하게는 장벽 층의 접촉 표면에서 연마를 정지시키는 것이다. 그러한 공정 단계는 특히 패턴 전사를 위한 하드 마스크의 사용에 의거하여 수직한 측벽을 생성하면서 CD(Critical Dimension; 임계 치수)로서도 지칭되는 표면 변경 또는 접촉 면 변경이 최소화되는 장벽 층을 보장한다. 본 발명에 따른 CVD-SiO2와 SiO2-CMP와의 조합에 의거하여 추가의 토포그라피를 형성할 필요가 없이 그에 의해 성취되는 넓은 면적의 평탄 접촉 면으로서, 그 위에 부착되는 하부 전극을 위한 평탄 접촉 면에 의해, 메모리 소자가 낮은 접촉 저항을 갖도록 최적으로 접착되는 것이 보장되게 된다.
본 발명에 따른 방법의 또 다른 이점은 그 접촉 면이 노출된 장벽 층이 그 표면 또는 그 접촉 면을 제외하고는 그를 둘러싸는 SiO2층 중에 매립된다는데 있다. 장벽 층이 매립되는 그러한 유형의 패턴은 본 발명에 따른 CVD-SiO2와 SiO2-CMP에 의한 방법으로 생기게 된다.
도 1에 개략적으로 도시된 바와 같이, 예컨대 SiO2로 코팅된 기판(0) 상에는 종래의 형식대로 그 곳에 형성되어 SiO2층(1)의 상면까지 연장되고 다결정 Si, W 등으로 이뤄진 스토퍼 또는 플러그(2)의 구역에 메모리 커패시터(3)가 배치되는데, 그 메모리 커패시터(3)는 소위 바텀 전극으로서 지칭되는 하부 전극(4), 소위 탑 전극으로서 지칭되는 상부 전극(5), 및 그 사이에 배치되고 강유전성 박층 또는 유전율이 높은 박층으로 이뤄지는 유전체(6) 또는 메모리 매체를 포함한다. 서두에 논의된 물질 확산의 문제점을 방지하기 위해, 하부 전극(4)과 SiO2로 코팅된 기판의 상면과의 사이에는 장벽 층(7)이 배치된다.
장벽 층(7)을 생성하는 종래의 공정 과정은 기판의 도시를 생략한 채로 도 2에 개략적으로 도시되어 있다. 그에 따르면, 공지의 형식대로 장벽 층(7)의 상면 상에 래커 마스크(8)를 형성하는데, 그 래커 마스크(8)는 마스크 구조에 의거하여 일정한 표면 크기(CD = 임계 치수로 지시됨)의 차폐 구역을 구비한다. 그러한 배열 상태는 도 2의 상부에 도시되어 있다. 도 2의 하부에는 패터닝 후에 래커 마스크(8)가 남겨진 장벽 층(7)의 배열 상태가 도시되어 있는데, 그로부터 래커 마스크(8)의 표면 또는 CD가 심하게 변경되고, 흔히 재침착물(8')에 의해 마스크의 측면이 경사져 하강된 채로 남겨지는 것을 명확히 알 수 있다. 래커 마스크의 하부에 남겨진 장벽 층(7)도 역시 유사하게 경사져 하강된 측면을 갖는 축소된 평탄 표면을 나타내게 된다.
그러한 종래의 방법에 따른 장벽 층(7)의 바람직하지 않은 측 단면 경사는 도 3a 및 도 3b에 개략적으로 도시된 바와 같이 역시 도면 부호 "8"로 지시된 경질 마스크, 소위 하드 마스크를 사용함으로써 회피되는데, 도 3a는 에칭 전의 배열 상태를, 그리고 도 3b는 에칭 후의 배열 상태를 각각 도시하고 있다. 계속적으로 도 3b에 의해 도시된 공정 상태에 습식 공정을 적용하여 하드 마스크(8)를 제거할 경우에는 패턴의 등방성 언더컷을 추가로 고려해야만 한다.
이러한 단점은 본 발명에 따라 도 3c 및 도 3d에 따른 공정을 실행함으로써 회피된다. 그에 따르면, 도 3c에 의한 바와 같이 패터닝된 장벽 층(7)을 그 위에 남겨진 마스크 층(8)과 함께 CVD 공정에 의해 SiO2중에 매립한다. SiO2매립 층은 도면 부호 "9"로 지시되어 있다. 그에 따라서, 도 3d에 도시된 바와 같이 CMP 공정을 행하되, 장벽 층(7)의 표면에서 연마를 정지시킨다. 그러한 공정에 의해, 경질 마스크(8)가 넓은 면적의 평탄 표면 또는 접촉 면을 남겨 둔 채로 장벽 층(7)으로부터 완전히 제거되고, 그 접촉 면 상에는 후속적으로 부착할 메모리 커패시터(3)의 하부 전극(4)이 추가의 토포그라피를 형성할 필요가 없이 양호한 접착 상태로 부착될 수 있게 된다.상기 반도체 메모리 디바이스는 동적 랜덤 액세스 메모리(RAM) 또는 강자성 랜덤 액세스 메모리(FeRAM)에 사용될 수 있다.
Claims (10)
- 규소 기판(0)을 구비하고, 그 규소 기판(0) 상에는 하부 전극(4), 상부 전극(5), 및 그 사이에 놓이는 유전체 층(6)을 구비한 하나 이상의 메모리 커패시터가 배치되며, 하부 전극(4)은 장벽 층(7)에 의해 규소 기판(0)으로부터 분리되는 반도체 메모리 소자를 제조하는 방법으로서,장벽 층(7)을 부착하는 단계;메모리 커패시터의 부착 전에 경질 마스크(8)에 의해 장벽 층(7)을 패터닝하는 단계; 및패터닝 후에 남겨진 경질 마스크(8)를 제거하여 패터닝된 장벽 층(7)을 노출시키는 단계를 포함하여 이뤄지는 반도체 메모리 소자의 제조 방법에 있어서,패터닝된 장벽 층(7) 및 패터닝 후에 그 장벽 층(7) 상에 남겨진 경질 마스크(8)를 매립 층(9) 중에 매립하는 단계; 및패터닝 후에 장벽 층(7) 상에 남겨진 경질 마스크(8) 및 그 위에 있는 매립 층(9)을 화학 기계적 연마 공정에 의해 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
- 제1항에 있어서,화학 기계적 연마 단계를 장벽 층(7)의 표면에서 정지시키는 것을 특징으로하는 반도체 메모리 소자의 제조 방법.
- 삭제
- 제1항 또는 제2항에 있어서,유전체 층(6)으로는 강유전성 재료를 사용하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
- 제1항 또는 제2항에 있어서,장벽 층(7)을 확산 장벽으로서 또는 접착 층과 조합된 확산 장벽의 샌드위치로서 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
- 제1항 또는 제2항에 있어서,접착 층을 Ir, IrO2, 또는 IrO로 제조하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
- 제1항 또는 제2항에 있어서,경질 마스크(8)를 SiO2, SiN, 또는 SiON으로 제조하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
- 제1항 또는 제2항에 있어서,매립 층(9)을 화학 기상 증착에 의해 SiO2로 제조하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
- 제1항 또는 제2항에 있어서,내부에 접촉 스토퍼(플러그)(2)가 있는 절연 층(1)을 기판(0) 상에 마련하고, 그 접촉 스토퍼(2) 상에 장벽 층(7)을 확산 장벽으로서 마련하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
- DRAM을 구비한 반도체 메모리에서 또는 강자성 메모리(FeRAM)를 구비한 반도체 메모리에서 제1항 또는 제2항의 방법에 따라 제조된 반도체 메모리 소자.
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