JP2003502842A - 半導体記憶素子の製造方法 - Google Patents

半導体記憶素子の製造方法

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Abstract

(57)【要約】 本発明は半導体記憶素子を製造する方法に関し、特に、シリコン基板を含むＤＲＡＭまたはＦｅＲＡＭに関する。少なくとも１つのメモリコンデンサが上記基板に配置され、このメモリコンデンサは、下部電極と、上部電極と、該電極間にあって特に強誘電性材からなる誘電体層とを含んでいる。下部電極はバリアー層によってシリコン基板から絶縁されており、バリアー層は特に、拡散バリアーとして、またはサンドイッチを構成する接着層と組み合わされた拡散バリアーとして構成される。上記接着層は、特に、Ｉｒ、ＩｒＯ2 、またはＩｒＯからなる。バリアー層は、メモリコンデンサを備える前に、特にＳｉＯ2 、ＳｉＮ、ＳｉＯＮからなるハードマスクを用いて構造化される。構造化された後に残っているハードマスク層は、構造化されたバリアー層を露出させることにより除去される。本発明は、構造化されたバリアー層が、残存しているマスク層を除去する前にＣＶＤ（化学気相成長法）を用いてＳｉＯ2 で包埋されること、および、残存しているマスク層が、ＳｉＯ2 ＣＭＰ（化学的機械的研磨）プロセスを用いてバリアー層の表面からＳｉＯ2 包埋層とともに除去されることに特徴がある。

Description

【発明の詳細な説明】
本発明は、米国特許第５４６４７８６号公報、米国特許第５５０６１６６号公
報、および米国特許第５５８１４３６号公報から知られているような、請求項１
の上位概念に記載の、半導体記憶素子の製造方法に関するものである。
【０００１】 さらに、ＷＯ９９／２７５８１からは、基板上に、接触プラグを内包させた絶
縁層を設けることが知られている。次に、凹部を備えた誘電体を形成させ、この
構造物の上にバリアー層を拡散バリアーとして設ける。その後、メモリコンデン
サ用の下部電極層と、誘電体層と、上部電極層とを析出させる。これに引き続き
、バッファ層を析出させる。バッファ層は前記構造物を覆い、残っている凹部を
充填するものである。最後に、化学的機械的平面化ステップにおいてバッファ層
をバリアー層に至るまで切除し、その後表面に露出しているバリアー層を除去す
る。
【０００２】 当該半導体記憶素子は、記憶媒体を備えた少なくとも１つのメモリコンデンサ
を有し、記憶媒体は強誘電性薄層または電気定数が高い薄層からなっている。こ
の種の記憶媒体を使用する場合には焼きなましプロセスが必要で、すなわち高温
で、化学的には８００℃のオーダーで、特にプロセスガスとしての酸素を含んだ
酸素雰囲気で焼きなましを行なう必要がある。この場合、シリコン基板に対する
接触部として用いるポリシリコン栓（いわゆるポリシリコンプラグ）の酸化によ
る材料拡散プロセスは回避せねばならない。というのは、材料拡散プロセスは半
導体記憶素子を損傷させ、或いは故障させることがあるからである。
【０００３】 材料拡散プロセスを阻止するため、拡散バリアーまたはこの種のバリアーのサ
ンドイッチが接着層と組み合わせて使用される。接着層はたとえばＩｒ, ＩｒＯ 2 ，ＩｒＯからなっている。以下ではこの構造物全体をバリアーまたはバリアー
層と記すことにする。このバリアーは、メモリコンデンサとシリコン基板との間
に配置される。すなわちバリアー層の上に、メモリコンデンサの下部電極と、典
型的にはＰｔ, Ｒｕ, ＲｕＯ2 から成るいわゆるボトム電極とを被着させる。バ
リアー上での下部電極の最適な接着を保証するためには、バリアー層は可能な限
り大きな平らな接触面を有していなければならない。さらに、接触抵抗はできる
だけ小さい必要があるが、シリコン基板上での電極薄層の接着性は悪いのが通常
である。
【０００４】 バリアー層は、プラズマで構造化するのは、構造転写に使用する化学的プロセ
スにおいて不十分なまたは不揮発性の化合物を形成するので、適切でない。この
ため従来では、特に層を物理的にスパッタリング切除することにより構造化を行
なっていた。それ故、構造転写の際のマスク材に対する選択性が少なくなる。ま
た、バリアー層がＩｒＯ2 から成っている場合には、この場合自由になる酸素が
付加的に塗料を剥離させる。さらに、構造転写はＣＤ（Ｃｒｉｔｉｃａｌ Ｄｉ
ｍｅｎｓｉｏｎ）を著しく変化させ、および／または、レジストを側方へ後退さ
せることにより、或いは除去が困難な再堆積物もしくはほとんど除去が不可能な
再堆積物が、生成された構造物の側壁に堆積することにより、或いは両者の組み
合わせにより、プロファイル傾斜部が生じる。
【０００５】 さらに、シリコン基板上へのメモリコンデンサの被着と関連して、誘電性の硬
質マスクまたはハードマスクを使用することが知られている。この誘電性の硬質
マスクまたはハードマスクはたとえばＳｉＯ2 ，ＳｉＮ，またはＳｉＯＮから成
っている。このマスク層は基本的に侵食性が小さいので、このマスク層を用いて
プロセスコントロールを行なうと、より高い選択性を実現できる。しかしながら
、プラズマ構造化プロセスにおいて有利には物理的なスパッタリング切除の際に
マスクが研磨されるため、マスク層の厚さを、選択性だけで厚さを設定する場合
よりも肉厚に選定して、構造化される層への研磨部の転写を避けるようにしなけ
ればならない。構造転写を行なった後に残っているマスクをプラズマエッチング
プロセスで除去すると、除去されるべきマスク層の厚さに相当する厚さを少なく
とも持っているのが望ましい輪郭を、付加的に拡大させることになる。
【０００６】 この種の構造化プロセスは、たとえば米国特許第５４６４７８６号公報、米国
特許第５５０６１６６号公報、および米国特許第５５８１４３６号公報から知ら
れている。マスク層を切除するための湿式プロセスは、これに関連して構造物の
付加的な等方性アンダーカットが生じるので、基本的に問題外である。
【０００７】 本発明の課題は、冒頭で述べた種類の方法において、メモリコンデンサの下部
電極に対して最適に大きな表面または接着面を保証するような前記方法を提供す
ることである。
【０００８】 この課題は、請求項１に記載の方法によって解決される。
【０００９】 本発明の有利な構成は従属項に記載されている。
【００１０】 換言すれば、本発明は、構造化されたバリアー層を、その上に残っているマス
ク層ともどもＣＶＤ（化学気相成長法）によりＳｉＯ2 のなかに完全に包埋し、
つぎにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ
）プロセスを行ない、有利にはバリアー層の接触表面上での研磨をストップさせ
て行なうことを提案するものである。これらのプロセスステップは、表面変化ま
たは接触面変化（ＣＤ（Ｃｒｉｔｉｃａｌ Ｄｉｍｅｎｓｉｏｎ）とも呼ばれる
）が最小であるようなバリアー層を保証し、より厳密には、構造転写用のハード
マスクを使用することにより、垂直な側壁を生じさせる。これにより得られる広
面積の平らな接触面（その上に被着される下部電極用の接触面）は、本発明に従
ってＣＶＤ−ＳｉＯ2 とＳｉＯ2 −ＣＭＰとを組み合わせることにより、付加的
な輪郭を生成させることなく形成され、低接触抵抗でのメモリコンデンサの最適
な接着を保証する。
【００１１】 本発明による方法の他の利点は、バリアー層がその表面または接触面を除き、
露出した接触面によって、これを取り囲むＳｉＯ2 層に包埋されていることであ
る。この種のバリアー層埋設型構造は、本発明に従ってＣＶＤ−ＳｉＯ2 とＳｉ
Ｏ２−ＣＭＰとを用いて方法を実施することにより得られるものである。
【００１２】 次に、本発明の実施形態を図面を用いてより詳細に説明する。
【００１３】 図１は、半導体記憶素子の、メモリコンデンサの領域における概略横断面図で
ある。
【００１４】 図２は、図１のバリアー層を製造するための従来の製造プロセスを概略的に示
したもので、上半分は塗料被着後の方法を示すもの、下半分は構造転写を行なっ
た後の方法を示すものである。
【００１５】 図３Ａおよび図３Ｂは、ハードマスク（硬質マスク）を使用した方法を説明す
る図である。
【００１６】 図３Ｃおよび図３Ｄは、ＣＶＤ−ＳｉＯ2 （図３Ｃ）とＳｉＯ2 −ＣＭＰ（図
３Ｄ）とを用いた本発明による方法を説明する図である。
【００１７】 図１に概略的に示したように、たとえばＳｉＯ2 で被覆した基板０の上にして
、そこに従来の態様で形成されたプラグ２の領域に、メモリコンデンサ３が配置
されている。プラグ２はＰｏｌｙ−Ｓｉ, Ｗ等からなり、ＳｉＯ2 層１の表面ま
で延びている。メモリコンデンサ３は下部電極４、いわゆるボトム電極と、上部
電極５、いわゆるトップ電極と、これらの間に配置され、強誘電性薄層または誘
電率の高い薄層からなる誘電体６または記憶媒体とを有している。冒頭で述べた
材料拡散の問題を解消するため、ＳｉＯ2 で被覆した基板の下部電極４と表面と
の間にバリアー層７が配置されている。
【００１８】 バリアー層７を生成させるための従来のプロセス工程を図２に概略的に示した
。なお、基板は図示していない。これによれば、バリアー層７の表面に公知の態
様で塗料マスク８が被着される。塗料マスク８は、そのマスク構造のために、一
定の面拡がり（ＣＤ＝Ｃｒｉｔｉｃａｌ Ｄｉｍｅｎｓｉｏｎで示した）を持っ
ている。この配置構成は図２の上部に図示されている。図２の下部部分には、塗
料マスク８を残したままバリアー層７を構造化した後の配置構成が図示され、こ
れからわかるように、塗料マスク８の表面或いはＣＤはかなり変化しており、再
堆積部８’により塗料マスクのエッジが斜めに落ちることが多い。同様に、塗料
マスクの下にあるバリアー層７も、エッジが斜めに落ちて減少した平らな表面を
示している。
【００１９】 この従来の方法によるバリアー層７の不都合なプロファイル傾斜は、図３Ａお
よび図３Ｂに概略的に示したように、同様に８を付した硬質のマスク、いわゆる
ハードマスクによって回避される。なお図３Ａはエッチング前の配置状態を示し
たものであり、図３Ｂはエッチング後の配置状態を示したものである。図３Ｂに
よって明らかにしたプロセス過程に湿式プロセスを適用して、硬質のマスク８を
除去すると、構造部の付加的な等方性アンダーカットが予想される。
【００２０】 この欠点は、本発明によれば、図３Ｃおよび図３Ｄに図示したようなプロセス
コントロールによって回避される。図３Ｃによれば、構造化されたバリアー層７
は、その上に残っているマスク層８とともにＣＶＤプロセスによってＳｉＯ2 の
なかに包埋される。図中９がＳｉＯ2 包埋層である。その後、図３Ｄに示したよ
うに、研磨をストップさせてバリアー層７の表面でＣＭＰプロセスを行ない、こ
のＣＭＰプロセスによりバリアー層７からハードマスク９が完全に切除され、広
面積の平らな表面または接触面が残り、この平らな表面または接触面上に、次に
被着されるべき、メモリコンデンサ３の電極層４を、付加的な輪郭を生成させる
ことなく、優れた接着性で被着させることができる。
【図面の簡単な説明】
【図１】 半導体記憶素子の、メモリコンデンサの領域における概略横断面図である。
【図２】 図１のバリアー層を製造するための従来の製造プロセスを概略的に示したもの
で、上半分は塗料被着後の方法を示すもの、下半分は構造転写を行なった後の方
法を示すものである。
【図３】 ＡおよびＢは、ハードマスク（硬質マスク）を使用した方法を説明する図であ
り、ＣおよびＤは、ＣＶＤ−ＳｉＯ2 （図３Ｃ）とＳｉＯ2 −ＣＭＰ（図３Ｄ）
とを用いた本発明による方法を説明する図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 クロイプル，フランツ ドイツ連邦共和国 80469 ミュンヘン ミューラー シュトラーセ 43 (72)発明者 シーレ，マヌエラ イギリス タイン エヌイー６ ４ エイ チエーティー ジービー ニュー キャッ スル アポン フォスウェイ 228 Ｆターム(参考） 5F083 AD11 AD21 FR00 FR01 JA05 JA19 JA38 JA39 JA43 MA05 MA06 MA17 PR07 PR21 PR40 【要約の続き】 ＳｉＯ2 包埋層とともに除去されることに特徴がある。

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 下部電極（４）と上部電極（５）とその間にある誘電体層（６）とを備えた少
    なくとも１つのメモリコンデンサにして下部電極（４）がバリアー層（７）によ
    りシリコン基板（０）から絶縁されている前記少なくとも１つのメモリコンデン
    サを配置したシリコン基板（０）を備える半導体記憶素子の製造方法であって、 バリアー層（７）を被着させるステップと、 ハードマスク（８）を用いてメモリコンデンサを被着する前にバリアー層（７
    ）を構造化するステップと、 構造化の後に残っているハードマスク（８）を除去して、構造化されたバリア
    ー層（７）を露出させるステップと、 を含む前記製造方法において、 構造化されたバリアー層（７）と、構造化の後にその上方に残っているハード
    マスク（８）とを包埋層（９）に包埋するステップと、 構造化の後にバリアー層（７）の上方に残っているハードマスク（８）とその
    上方にある包埋層（９）とを化学的機械的研磨ステップにより除去するステップ
    と、 を含んでいることを特徴とする製造方法。
  2. 【請求項２】 化学的機械的研磨ステップをバリアー層（７）の表面で停止させることを特徴
    とする、請求項１に記載の製造方法。
  3. 【請求項３】 半導体記憶素子をＤＲＡＭまたはＦｅＲＡＭに使用することを特徴とする、請
    求項１または２に記載の製造方法。
  4. 【請求項４】 誘電体層（６）に対し強誘電材を使用することを特徴とする、請求項１、２、
    または３に記載の製造方法。
  5. 【請求項５】 バリアー層（７）を拡散バリアーとして構成し、またはハード層と組み合わせ
    て拡散バリアーサンドイッチとして構成することを特徴とする、請求項１ないし
    ４のいずれか一つに記載の製造方法。
  6. 【請求項６】 接着層をＩｒ, ＩｒＯ2 ，またはＩｒＯから製造することを特徴とする、請求
    項１ないし５のいずれか一つに記載の製造方法。
  7. 【請求項７】 ハードマスク（８）をＳｉＯ2 ，ＳｉＮ，またはＳｉＯＮから製造することを
    特徴とする、請求項１ないし６のいずれか一つに記載の製造方法。
  8. 【請求項８】 包埋層（９）を化学気相成長法によりＳｉＯ2 から製造することを特徴とする
    、請求項１ないし７のいずれか一つに記載の製造方法。
  9. 【請求項９】 基板（０）上に、接触プラグ（２）を内包させた絶縁層（１）を設け、次にバ
    リアー層（７）を拡散バリアーとして設けることを特徴とする、請求項１ないし
    ８のいずれか一つに記載の製造方法。
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