CN1354887A - 半导体存储元件的制法 - Google Patents

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Abstract

本发明涉及具有硅衬底的半导体元件,尤其是DRAM或FeRAM的一种制法,在硅衬底上安排了具有下电极,上电极和处于其间尤其是由铁电材料构成的介电层的至少一只存储电容器,其中,下电极通过尤其是由扩散壁垒或扩散壁垒与粘着层组合成夹层形成的壁垒层与硅衬底绝缘,该粘着层尤其是由Ir,IrO2,IrO形成。该壁垒层在存储电容器淀积前,借助尤其是由SiO2,SiN,SiON形成的硬掩模结构化。在结构化后残留的硬掩模层被去除暴露出结构化的壁垒层。本发明的特征为,在排除残留的掩模层前,借助CVD(化学汽相沉积)将其埋入SiO2内,以及其特征为,应用SiO2－CMP(化学机械抛光)将残留的掩模层与SiO2埋入层一起从壁垒层的表面去除。

Description

半导体存储元件的制法
本发明涉及根据权利要求1前序部分的半导体存储元件的制法，正如从US-A-5 464 786，US-A-5 506 166和US-A-5 581 436获悉的那样。
此外，从WO 99/27581获悉，在衬底上提供具有其内存在接触填塞的绝缘层。其上形成具有凹槽的介质，并且在该结构上提供壁垒层作为扩散壁垒。随后淀积用于存储电容器的下电极层，介电层和上电极层。随后紧接着淀积一缓冲层，用来覆盖该结构并填充剩余的凹槽。最后在化学机械平面化步骤中，去掉缓冲层直到壁垒层，随后除掉在表面上暴露的壁垒层。
有关的半导体存储元件包含至少一只具有存储介质的存储器电容器，该存储器介质是由铁电薄膜或具有高介电常数的薄膜构成。在使用这类存储介质时，在高温，以量级800℃的独特方式，在尤其以氧作为工艺气体的氧化气氛里退火处理是必需的。必须避免物质的扩散过程，例如通过用于作为对硅衬底接触的多晶硅填塞(所谓plugs(插塞))的氧化所引起，因为它可以导致半导体存储元件的损害或者甚至故障。
为了杜绝物质的扩散过程，置入扩散壁垒或者这种壁垒与粘着层组合的夹层结构，例如由Ir，IrO2，IrO形成。以下这种结构都称为壁垒或壁垒层。这些壁垒安排在存储电容器和硅衬底之间。就是说，该下电极，典型地由Pt，Ru，RuO2形成的存储电容器所谓的底电极淀积到壁垒层上。为了确保下电极最佳地粘着在壁垒层上，壁垒层必须具有尽可能大的平坦接触面。此外要求尽可能低的接触电阻，特别是电极薄层通常在硅衬底上粘着不良。
壁垒层在等离子体内只可以不良地结构化，因为它在指定作结构转换的工艺化学中形成不充分的或非挥发性的化合物。因此迄今优先通过该层的物理溅射剥离来实现结构化。因此在结构转换时达到对掩模材料微不足道的选择性。此外，在由IrO2形成的壁垒层的情况下，这时释放的氧额外地对光刻胶剥蚀有贡献。此外，结构转换通过光刻胶的侧向缩进，或者通过在产生的结构的侧壁上只是难以去除或甚至完全不可去除的再沉积的积累或通过两者的组合，导致CD(临界尺寸)显著的改变和/或导致轮廓倾斜。
此外已知，与在硅衬底上存储电容器的淀积相结合，应用例如由SiO2，SiN或SiON形成的介质硬的掩模或硬掩模。由于这些掩模层的基本上极微小的可侵蚀性，在借助该掩模层进行工艺处理时，是可实现较高的选择性的。然而，根据掩模棱平面在等离子体结构化处理过程中优先的物理溅射剥蚀时，掩模层的厚度必须选择大于单独通过选择性预定的值，以避免棱面转换到应结构化的层内。在等离子刻蚀工艺中，实现结构转换后残留的掩模的去除，导致预期形貌的额外放大至少为应去除的掩模层厚度。
这类结构化工艺例如由US-A-5 464 786，US-A-5 506 166和US-A-5 581 436获悉。用于随后的掩模层剥蚀的湿法处理工艺，由于与其联系的结构附加的各向同性的钻蚀，原则上被排除掉了。
本发明的任务是提供本文开始所述类型的一种方法，该方法保证壁垒层对存储电容器的下电极最佳的大面积或大粘着面。
本任务通过权利要求1所述的方法解决。
本发明的有益的扩展在从属权利要求内叙述。
换言之，本发明提供借助CVD(化学气相淀积)在SiO2内完全埋没结构化的壁垒层及在其上残留的壁垒层，随后进行CMP(化学机械抛光)工艺，并优先在壁垒层的接触表面用抛光中止层。该工艺步骤保证具有也称为CD(临界尺寸)最小表面或接触面改变的壁垒层，更确切地说，在基于硬掩模用于结构转换，产生垂直侧壁的情况下。借助由此达到的、用于其上应淀积下电极的大面积和平面的接触面，而根据本发明的CVD-SiO2和SiO2-CMP组合不产生附加的形貌，保证在低接触电阻情况下存储电容器最佳的附着。
本发明方法的另一优点是：具有其暴露的接触面的壁垒层除了其表面以及其接触面之外被埋入围绕的SiO2层内。这样一种具有埋藏的壁垒层的结构根据用CVD SiO2和SiO2-CMP的本发明方法的实施来产生。
本发明依靠附图示例地详细说明如下。即：
图1示出在存储电容器区域内半导体存储元件的简略剖面视图；
图2示出用于图1安排的壁垒层的迄今为止的制造工艺，其中，在图2的上部是在涂光刻胶后的处理方法，在图2的下部是在实现的结构转换后的处理方法；
图3A和3B示出在利用硬掩模时处理方法的实施；以及
图3C和3D示出用CVD-SiO2(图3C)和SiO2-CMP(图3D)的本发明的处理方法的实施。
正如图1概略所示，在用例如SiO2淀积的衬底0上，在那里按照传统方式形成的一直伸延到SiO2层1的上侧的填塞或由多晶硅、W和类似物形成的插塞2的区域内，安排了一只存储电容器3，该电容器3包含下电极4，上述的底电极；上电极5，上述的顶电极；和安排在其间的介电体6或由铁电薄膜或具有高介电常数的薄膜构成的存储介质。为了阻止本文开始论述的材料扩散问题，在下电极4和具有SiO2淀积的衬底上侧之间安排了壁垒层7。
图2，未示出衬底，概略地给出用于产生壁垒层7的传统的工艺流程。之后以公知的方式在壁垒层7的上侧涂覆光刻胶掩模8，该光刻胶掩模具有根据掩模结构的一定平面尺寸(CD＝临界尺寸)的覆盖区。这种装置在图2的上侧部分示出。在图2的下侧部分示出具有残留光刻胶掩模8的壁垒层7的结构化后的装置，其中明显地出现：光刻胶掩模8的表面或CD强烈变化，其中常常由于再沉积8’残留光刻胶掩模的向下倾斜的侧面。以类似的方式在光刻胶掩模下残留的壁垒层7显示具有尖锐倾斜侧面的变小的平的表面。
根据该传统方法，壁垒层的不良的轮廓倾斜通过应用也用8表示的硬的掩模，即上述的硬掩模，来避免，如图3A和3B概略所示，其中图3A示出在蚀刻以前装置的状态，图3B示出在蚀刻之后装置的状态。如果随后为了去除硬的掩模8，对在通过图3B一目了然的工艺状态应用湿法处理，则必须考虑结构附加的各向同性的钻蚀。
根据本发明该缺点通过根据图3C和图3D的工艺的运用来避免。因此根据图3C，结构化的壁垒层7连同在其上残留的掩模层8一起借助CVD工艺埋入SiO2内。SiO2埋置层标有相关数字9。正如图3D所示，接着用在壁垒层7的表面上的抛光中止进行CMP工艺，通过壁垒层的CMP工艺，硬掩模9在保留大面积平坦表面或接触面的情况下完全被去掉，在该面上随后淀积的存储电容器3的下电极层4可以不产生附加的形貌和以良好的粘着淀积。

Claims (9)

1.具有硅衬底(0)的半导体存储元件的制法，在该衬底上至少安排具有下电极(4)，上电极(5)和处于其间的介电层(6)的一只存储电容器，其中下电极(4)通过壁垒层(7)与硅衬底(0)隔离，它具有以下步骤：
淀积壁垒层(7)；
在借助硬掩模(8)淀积存储电容器之前，结构化壁垒层(7)；
去除在结构化后留下的硬掩模(8)，暴露结构化的壁垒层(7)；
其特征为以下步骤：
在埋没层(9)内埋入结构化的壁垒层(7)和在结构化后其上残留的硬掩模(8)；以及
借助化学机械抛光步骤去除在结构化后在壁垒层(7)上残留的硬掩模(8)和处于其上的埋没层(9)。
2.根据权利要求1所述的方法，其特征为：在壁垒层(7)表面处中止化学机械抛光。
3.根据权利要求1或2所述的方法，其特征为：半导体储存元件用于DRAM或FeRAM。
4.根据权利要求1，2或3所述的方法，其特征为：铁电材料用于介电层(6)。
5.根据前述权利要求之一所述的方法，其特征为：壁垒层(7)安排成扩散壁垒或与粘着层组合成扩散壁垒夹层。
6.根据前述权利要求之一所述的方法，其特征为：粘着层由Ir，IrO2或IrO制造。
7.根据前述权利要求之一所述的方法，其特征为：硬掩模(8)由SiO2，SiN或SiON制造。
8.根据前述权利要求之一所述的方法，其特征为：埋没层(9)通过SiO2的化学气相淀积制造。
9.根据前述权利要求之一所述的方法，其特征为：在衬底(0)上提供具有处于其内的接触填塞(2)的绝缘层(1)，其上，提供壁垒层(7)用作扩散壁垒。
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