JPH09186145A - 半導体素子のコンタクトホール形成方法 - Google Patents

半導体素子のコンタクトホール形成方法

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JPH09186145A JP8344370A JP34437096A JPH09186145A JP H09186145 A JPH09186145 A JP H09186145A JP 8344370 A JP8344370 A JP 8344370A JP 34437096 A JP34437096 A JP 34437096A JP H09186145 A JPH09186145 A JP H09186145A
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Abstract

(57)【要約】 【課題】 本発明はコンタクトホールの底部に生成され
たAl2 3 膜を除去しながらコンタクトホール入口の
角の部分を丸くし、またコンタクトホールのトポロジー
を低くすることができる半導体素子のコンタクトホール
形成方法を提供することに目的がある。 【解決手段】 圧力及び電力の条件を異なるようにした
高周波プラズマエッチング工程を2段階で実施する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体素子のコンタ
クトホール形成方法に関し、特に金属の層覆い(step c
overage )特性及び接触抵抗を改善することができるよ
うにした半導体素子のコンタクトホール形成方法に関す
るものである。
【0002】
【従来の技術】一般的に半導体素子が高集積化されるに
つれて金属層は二重または多重構造に形成される。ま
た、金属層間の接続のためのコンタクトホールの大きさ
も微細化されつつある。そのため、微細なコンタクトホ
ール内での金属の層覆い特性は著しく低下されるため金
属層の接触不良または平坦化低下等の問題が発生する。
【0003】以下に、従来の半導体素子のコンタクトホ
ール形成方法を説明する。従来、半導体素子の微細なコ
ンタクトホール形成方法は絶縁膜が形成されたシリコン
基板上に下部金属層及び層間絶縁膜を順次に形成し、コ
ンタクトホールマスクを利用した写真及びエッチング工
程により層間絶縁膜を所定の深さに湿式エッチング(we
t etch)した後、残りの厚さの層間絶縁膜を乾式エッチ
ング(dry etch)して下部金属層の所定部分が露出する
ように微細なコンタクトホールを形成する。
【0004】その後、露出した下部金属層の表面に生成
されたAl2 3 膜を除去するため0.5mTorrの圧力
及びアルゴン(Ar)ガス雰囲気において500W電力
を利用した高周波プラズマ(RF(radio frequency)Pl
asma)エッチングを実施し、微細なコンタクトホールが
埋め込まれるように全体上部面に金属を蒸着して上部金
属層を形成する。
【0005】
【発明が解決しようとする課題】しかしながら、微細な
コンタクトホール入口の角の部分と高いトポロジー(to
pology)により金属の層覆い状態が不良になり上部及び
下部金属層の間において接触抵抗が増加される問題があ
る。
【0006】したがって、本発明は高周波プラズマエッ
チング工程を2段階に実施して金属層の表面に生成され
たAl2 3 膜を除去しながらコンタクトホールのトポ
ロジーを低くして前記の短所を解消することができる半
導体素子のコンタクトホール形成方法を提供することに
その目的がある。
【0007】
【課題を解決するための手段】上記の目的を達成するた
めの本発明に係る構成は、絶縁層が形成されたシリコン
基板上に金属層及び層間絶縁膜を順次に形成する段階
と、コンタクトホールマスクを利用した写真及びエッチ
ング工程により層間絶縁膜の一部分を一定の深さに等方
性エッチングをした後、残りの厚さの層間絶縁膜を異方
性エッチングをして前記金属層の一部分が露出するよう
にコンタクトホールを形成する段階と、前記コンタトホ
ール入口の角の部分が丸くなるようにし、前記コンタク
トホールのトポロジーを低くするため、高圧及び低電力
の条件で第1プラズマエッチング工程を実施する段階
と、前記コンタクトホールのトポロジーを低くしながら
前記コンタクトホール底部の前記金属層表面に生成され
たAl2 3 膜を除去するため、低圧及び高電力の条件
で第2プラズマエッチング工程を実施する段階とからな
ることを特徴とする半導体素子のコンタクトホール形成
方法。
【0008】
【発明の実施の形態】以下に、添付した図面を参照して
本発明を詳細に説明する。図1(A)乃至図1(C)は
本発明による半導体素子のコンタトホール形成方法を説
明するための素子の断面図である。
【0009】図1(A)を参照すると、絶縁層2、金属
層3及び層間絶縁膜4がシリコン基板1上に順次形成さ
れる。コンタクトホールマスクを利用した写真及びエッ
チング工程により層間絶縁膜4の一部分をエッチングし
て下部金属層3の一部分が露出するコンタクトホール5
が形成される。
【0010】一般的に、コンタクトホールを形成するた
めのエッチング工程は異方性エッチング工程を適用する
場合と、等方性及び異方性エッチング工程を共に適用す
る場合がある。
【0011】本発明の実施形態は等方性及び異方性エッ
チング工程を適用してコンタクトホール5を形成する場
合であり、等方性エッチング工程で層間絶縁膜4を一定
の深さにまずエッチングし、異方性エッチング工程で残
りの深さの層間絶縁膜4を次にエッチングして金属層3
の一部分が露出するコンタクトホール5が形成される。
【0012】露出した金属層3の表面にはAl2 3
6が生成され、コンタクトホール5入口の角の部分Aが
鋭く形成される。Al2 3 は接触抵抗を増加させる要
因として作用し、角の部分Aは金属蒸着工程で金属層の
覆い特性を悪くする要因として作用する。
【0013】図1(B)は第1高周波プラズマエッチン
グ工程を実施した状態を図示したものであり、図1
(C)は第2高周波プラズマエッチング工程を実施した
状態を図示したものである。
【0014】第1高周波プラズマエッチング工程は3乃
至7mTorrの高圧と200乃至400Wの低電力を利用
して実施され、第2高周波プラズマエッチング工程は
0.3乃至0.7mTorrの低圧と400乃至600Wの
高電力を利用して実施される。
【0015】第1及び第2高周波プラズマエッチング工
程に使用されるガスは不活性ガスであり、例えばアルゴ
ン(Ar)ガスである。
【0016】高圧及び低電力においてプラズマイオンは
直進性が減少されるため層間絶縁膜4の上端部のみなら
ずコンタクトホール5の側壁を成す層間絶縁膜4もエッ
チングされる。したがって、高圧及び低電力の条件で実
施される第1高周波プラズマエッチング工程によりコン
タクトホール5の入口の鋭い角部分Aが丸く変化する
(図1(B)に図示)。
【0017】低圧及び高電力においてはプラズマイオン
は直進性が増加される。したがって低圧及び高電力の条
件で実施される第2高周波プラズマエッチング工程によ
りコンタクトホール5底部のAl2 3 膜6が除去され
る。(図1(C)に図示)。
【0018】一方、第1及び第2高周波プラズマエッチ
ング工程の間、層間絶縁膜4の上端部も一定の厚さにエ
ッチングされ、その結果コンタクトホール5のトポロジ
ーが低くなる効果を得ることができる。
【0019】本発明において使用されるプラズマ装置は
エンジュラ(Endura)スパッタリング装備に付着されイ
ンシチュウ(In-Situ )でAl2 3 酸化膜を除去した
後、金属を蒸着することができる。高周波(RF)プラ
ズマチェンバーは二重(dual)周波数を使用するように
構成される。
【0020】第1周波数は13.56MHZ を使用して
酸化膜をエッチングする役割をし、第2周波数は400
KHZ を使用してプラズマの濃度を増加させる。第1及
び第2周波数をもつ電力を適切に調節すると共にアルゴ
ン(Ar)ガスの圧力を調節して前記酸化膜の除去及び
コンタクトホールの入口の形を埋め込みに有利に変化さ
せることができる。
【0021】
【発明の効果】上述した如く本発明によれば、2段階高
周波プラズマエッチング工程によりコンタクトホール底
部に生成されたAl2 3 膜を除去しながらコンタクト
ホール入口の角の部分を丸くし、且つコンタクトホール
のトポロジーを低くすることができる。それにより、コ
ンタクトホールにおいて金属の層覆いを向上させること
ができ、金属層間の接触抵抗を減少することができる。
つまり、素子の電気的特性及び収率(歩留り)を向上さ
せることがができる卓越した効果がある。
【図面の簡単な説明】
【図1】(A)乃至(C)は本発明による半導体素子の
コンタクトホール形成方法を説明するための素子の断面
図である。
【符号の説明】
1…シリコン基板 2…絶縁層 3…金属層 4…層間絶縁膜 5…コンタクトホール 6…Al2 3

Claims (15)

    【特許請求の範囲】
  1. 【請求項1】 半導体素子のコンタクトホール形成方法
    において、 絶縁層が形成されたシリコン基板上に金属層及び層間絶
    縁膜を順次に形成する段階と、 コンタクトホールマスクを利用した写真及びエッチング
    工程により層間絶縁膜の一部分を一定の深さに等方性エ
    ッチングをした後、残りの厚さの層間絶縁膜を異方性エ
    ッチングをして前記金属層の一部分が露出するコンタク
    トホールを形成する段階と、 前記コンタクトホール入口の角の部分が丸くなるように
    し、前記コンタクトホールのトポロジーを低くするた
    め、高圧及び低電力の条件で第1プラズマエッチング工
    程を実施する段階と、 前記コンタクトホールのトポロジーを低くしながら前記
    コンタクトホール底部の前記金属層表面に生成されたA
    2 3 膜を除去するため、低圧及び高電力の条件で第
    2プラズマエッチング工程を実施する段階とからなるこ
    とを特徴とする半導体素子のコンタクトホール形成方
    法。
  2. 【請求項2】 請求項1において、 前記第1プラズマエッチング工程は3乃至7mTorr圧力
    と200乃至400W電力の条件で実施することを特徴
    とする半導体素子のコンタクトホール形成方法。
  3. 【請求項3】 請求項1において、 前記第2プラズマエッチング工程は0.3乃至0.7m
    Torr圧力と400乃至600W電力の条件で実施するこ
    とを特徴とする半導体素子のコンタクトホール形成方
    法。
  4. 【請求項4】 請求項1において、 前記第1及び第2プラズマエッチング工程は不活性ガス
    を使用することを特徴とする半導体素子のコンタクトホ
    ール形成方法。
  5. 【請求項5】 請求項4において、 前記不活性ガスはアルゴン(Ar)ガスであることを特
    徴とする半導体素子のコンタクトホール形成方法。
  6. 【請求項6】 半導体素子のコンタクトホール形成方法
    において、 絶縁層が形成されたシリコン基板上に金属層及び層間絶
    縁膜を順次に形成する段階と、 前記層間絶縁膜の一部分をエッチングして前記金属層の
    一部分が露出するようにコンタクトホールを形成する段
    階と、 前記コンタクトホールの角の部分が丸くなるようにしな
    がら前記コンタクトホールのトポロジーを低くするた
    め、高圧及び低電力の条件で第1プラズマエッチング工
    程を実施する段階と、 前記コンタクトホールのトポロジーを低くしながら前記
    コンタクトホール底部の前記金属層の表面に生成された
    Al2 3 膜を除去するため、低圧及び高電力の条件で
    第2プラズマエッチング工程を実施する段階とからなる
    ことを特徴とする半導体素子のコンタクトホール形成方
    法。
  7. 【請求項7】 請求項6において、 前記第1プラズマエッチング工程は3乃至7mTorr圧力
    と200乃至400W電力の条件で実施することを特徴
    とする半導体素子のコンタクトホール形成方法。
  8. 【請求項8】 請求項6において、 前記第1プラズマエッチング工程は0.3乃至0.7m
    Torr圧力と400乃至600W電力の条件で実施するこ
    とを特徴とする半導体素子のコンタクトホール形成方
    法。
  9. 【請求項9】 請求項6において、 前記第1及び第2プラズマエッチング工程は不活性ガス
    を使用することを特徴とする半導体素子のコンタクトホ
    ール形成方法。
  10. 【請求項10】 請求項9において、 前記不活性ガスはアルゴン(Ar)ガスであることを特
    徴とする半導体素子のコンタクトホール形成方法。
  11. 【請求項11】 半導体素子のコンタクトホール形成方
    法において、 (a)絶縁層が形成されたシリコン基板上に金属層及び
    層間絶縁膜を順次に形成する段階と、 (b)前記層間絶縁膜の一部分をエンチングして前記金
    属層の一部分が露出するコンタクトホールを形成する段
    階と、 (c)前記コンタクトホールの入口の角の部分が丸くな
    るようにし、前記コンタトホールのトポロジーを低く
    し、前記コンタクトホール底部の前記金属層表面に生成
    されたAl2 3 膜を除去するため、高圧及び低電力を
    使用す第1条件と低圧及び高電力を使用する第2条件で
    第1及び第2プラズマエッチング工程を実施する段階と
    からなることを特徴とする半導体素子のコンタクトホー
    ル形成方法。
  12. 【請求項12】 請求項11において、 前記低圧は0.3乃至0.7mTorrであり、高圧は3乃
    至7mTorrであることを特徴とする半導体素子のコンタ
    クトホール形成方法。
  13. 【請求項13】 請求項11において、 前記低電力は200乃至400Wであり、高電力は40
    0乃至600Wであることを特徴とする半導体素子のコ
    ンタクトホール形成方法。
  14. 【請求項14】 請求項11において、 前記第1及び第2プラズマエッチング工程は不活性ガス
    を使用することを特徴とする半導体素子のコンタクトホ
    ール形成方法。
  15. 【請求項15】 請求項14において、 前記不活性ガスはアルゴン(Ar)ガスであることを特
    徴とする半導体素子のコンタクトホール形成方法。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6271117B1 (en) * 1997-06-23 2001-08-07 Vanguard International Semiconductor Corporation Process for a nail shaped landing pad plug
US6277757B1 (en) * 1999-06-01 2001-08-21 Winbond Electronics Corp. Methods to modify wet by dry etched via profile
WO2001013427A1 (en) * 1999-08-18 2001-02-22 Advanced Micro Devices, Inc. Method for contact size control for nand technology
KR100485160B1 (ko) * 2003-01-30 2005-04-22 동부아남반도체 주식회사 반도체 소자의 접속홀 형성 방법
MY162269A (en) * 2007-11-22 2017-05-31 Mimos Berhad Contact etch for ams products
DE102009023251B4 (de) * 2009-05-29 2011-02-24 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zur Herstellung eines Kontaktelements mit großem Aspektverhältnis und mit einer günstigeren Form in einem Halbleiterbauelement zur Verbesserung der Abscheidung einer Beschichtung

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63258021A (ja) * 1987-04-16 1988-10-25 Toshiba Corp 接続孔の形成方法
JPH022125A (ja) * 1988-06-14 1990-01-08 Nec Yamagata Ltd 半導体装置のスルーホール形成方法
JPH0423322A (ja) * 1990-05-14 1992-01-27 Fujitsu Ltd 半導体装置の製造方法
JPH04102331A (ja) * 1990-08-22 1992-04-03 Fujitsu Ltd 半導体装置の製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3615519A1 (de) * 1986-05-07 1987-11-12 Siemens Ag Verfahren zum erzeugen von kontaktloechern mit abgeschraegten flanken in zwischenoxidschichten
US4902377A (en) * 1989-05-23 1990-02-20 Motorola, Inc. Sloped contact etch process
US5013400A (en) * 1990-01-30 1991-05-07 General Signal Corporation Dry etch process for forming champagne profiles, and dry etch apparatus
JPH0485928A (ja) * 1990-07-30 1992-03-18 Sony Corp ドライエッチング方法
JPH04239723A (ja) * 1991-01-23 1992-08-27 Nec Corp 半導体装置の製造方法
US5203957A (en) * 1991-06-12 1993-04-20 Taiwan Semiconductor Manufacturing Company Contact sidewall tapering with argon sputtering
US5426076A (en) * 1991-07-16 1995-06-20 Intel Corporation Dielectric deposition and cleaning process for improved gap filling and device planarization
JP2988122B2 (ja) * 1992-05-14 1999-12-06 日本電気株式会社 ドライエッチング装置および半導体装置の製造方法
US5371042A (en) * 1992-06-16 1994-12-06 Applied Materials, Inc. Method of filling contacts in semiconductor devices
US5453403A (en) * 1994-10-24 1995-09-26 Chartered Semiconductor Manufacturing Pte, Ltd. Method of beveled contact opening formation

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63258021A (ja) * 1987-04-16 1988-10-25 Toshiba Corp 接続孔の形成方法
JPH022125A (ja) * 1988-06-14 1990-01-08 Nec Yamagata Ltd 半導体装置のスルーホール形成方法
JPH0423322A (ja) * 1990-05-14 1992-01-27 Fujitsu Ltd 半導体装置の製造方法
JPH04102331A (ja) * 1990-08-22 1992-04-03 Fujitsu Ltd 半導体装置の製造方法

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Publication number Publication date
KR970052439A (ko) 1997-07-29
GB2308737B (en) 2000-08-02
GB2308737A (en) 1997-07-02
DE19654560A1 (de) 1997-07-03
KR100227636B1 (ko) 1999-11-01
DE19654560B4 (de) 2005-11-10
JP2855110B2 (ja) 1999-02-10
GB9626764D0 (en) 1997-02-12
US5940730A (en) 1999-08-17

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