KR100227636B1 - 반도체 소자의 콘택 홀 형성 방법 - Google Patents

반도체 소자의 콘택 홀 형성 방법 Download PDF

Info

Publication number
KR100227636B1
KR100227636B1 KR1019950065690A KR19950065690A KR100227636B1 KR 100227636 B1 KR100227636 B1 KR 100227636B1 KR 1019950065690 A KR1019950065690 A KR 1019950065690A KR 19950065690 A KR19950065690 A KR 19950065690A KR 100227636 B1 KR100227636 B1 KR 100227636B1
Authority
KR
South Korea
Prior art keywords
contact hole
forming
metal layer
semiconductor device
etching process
Prior art date
Application number
KR1019950065690A
Other languages
English (en)
Other versions
KR970052439A (ko
Inventor
곽노정
김춘환
Original Assignee
김영환
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업주식회사 filed Critical 김영환
Priority to KR1019950065690A priority Critical patent/KR100227636B1/ko
Priority to US08/771,579 priority patent/US5940730A/en
Priority to GB9626764A priority patent/GB2308737B/en
Priority to JP8344370A priority patent/JP2855110B2/ja
Priority to DE19654560A priority patent/DE19654560B4/de
Publication of KR970052439A publication Critical patent/KR970052439A/ko
Application granted granted Critical
Publication of KR100227636B1 publication Critical patent/KR100227636B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명은 반도체 소자의 콘택 홀 형성 방법에 관한 것으로, 금속의 충덮힘(Step Coverage) 특성을 향상시키기 위하여 콘택 홀 형성후 압력과 전력에 따른 플라즈마의 성질을 이용하여 콘택 홀의 단차를 감소시키며, 하부 금속층의 표면에 생성된 Al2O3막을 제거하므로써 금속층간의 접촉 저항을 감소시키며, 금속층의 두께를 감소시켜 공정이 효율을 향상시킨다. 따라서 소자의 전기적 특성 및 수율이 향상될 수 있는 반도체 소자이 콘택 홀 형성 방법에 관한 것이다.

Description

반도체 소자의 콘택 홀 형성 방법
제1(a)도 내지 제1(c)도는 본 발명에 따른 반도체 소자의 콘택 홀 형성 방법을 설명하기 위한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 절연층
3 : 하부 금속층 4 : 금속층간 절연막
5 : 콘택 홀 6 : Al2O3막
본 발명은 반도체 소자의 콘택 홀 형성 방법에 관한 것으로, 특히 금속의 층덥힘(Step Coverage) 특성을 향상시킬 수 있도록 한 반도체 소자의 콘택 홀 형성 방법에 관한 것이다.
일반적으로 반도체 소자가 고집적화됨에 따라 금속층은 이중 또는 다중 구조로 형성되며, 금속층간의 접속을 위한 콘택 홀의 크기도 미세화된다. 그러므로 미세 콘택 홀내에서의 금속의 층덮힘 특성은 매우 저하되고, 그로인해 금속층의 접촉 불량 또는 평탄화 저하 등의 문제가 발생된다. 그러면 종래 반도체 소자의 콘택 홀 형성 방법을 설명하면 다음과 같다.
종래 반도체 소자의 콘택 홀 형성 방법은 절연층이 형성된 실리콘 기판상에 하부 금속층 및 금속층간 절연막을 순차적으로 형성하고, 콘택 홀 마스크를 이용한 사진 및 식각 공정으로 상기 금속층간 절연막을 소정 깊이 습식 식각(Wet Etch)한 후 나머지 두께의 상기 금속층간 절연막을 건식 식각(Dry Etch)하여 상기 하부 금속층의 소정 부분이 노출되도록 콘택 홀을 형성한다. 이후 상기 노출된 하부 금속층의 표면에 생성된 Al2O3막을 제거하기 위하여 0.5mTorr의 압력 및 아리곤(Ar) 가스 분위기하에서 500 와트(W)의 전력을 이용한 고주파 플라즈마(Plasma) 식각 공정을 실시하고, 상기 콘택 홀이 매립되도록 전체 상부면에 금속을 증착하여 상부 금속층을 형성하는데, 상기 콘택 홀 상부의 모서리진 부분으로 인한 단차에 의해 상기 금속의 층덮힘 상태가 불량해져 금속층간의 접촉 저항이 증가된다. 그러므로 이때 상기 금속의 층덮힘을 향상시키기 위해서는 상기 금속을 두껍게 증착해야 하는데, 이는 증착 장비의 수명 감소 및 소자의 수율 저하 등의 문제점을 발생시킨다.
따라서 본 발명은 콘택 홀 형성후 압력과 전력에 따른 플라즈마의 성질을 이용하여 콘택 홀이 단차를 감소시키며, 하부 금속층의 표면에 생성된 Al2O3막을 제거하므로써 상기한 단점을 해소할 수 있는 반도체 소자의 콘택 홀 형성 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 절연층이 형성된 실리콘 기판상에 하부 금속층 및 금속층간 절연막을 순차적으로 형성하는 단계와, 상기 단계로부터 콘택 홀 마스크를 이용한 사진 및 식각 공정으로 상기 금속층간 절연막을 소정 깊이 습식 식각한 후 나머지 두께의 상기 금속층간 절연막을 건식 식각하여 상기 하부 금속층의 소정 부분이 노출되도록 콘택 홀을 형성하는 단계와, 상기 단계로부터 상기 콘택 홀의 단차를 감소시키기 위하여 저압 및 고전력을 이용한 제1플라즈마 식각 공정으로 상기 금속층간 절연막을 식각하는 단계와, 상기 단계로부터 고압 및 저전력을 이용한 제2플라즈마 식각 공정으로 상기 하부 금속층의 노출된 표면에 생성된 Al2O3막을 제거하는 단계로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제1(a)도 내지 제1(c)도는 본 발명에 따른 반도체 소자의 콘택 홀 형성 방법을 설명하기 위한 소자의 단면도로서, 제1(a)도는 절연막(2)이 형성된 실리콘 기판(1)상에 하부 금속층(3) 및 금속층간 절연막(4)을 순차적으로 형성한 후 콘택 홀 마스크를 이용한 사진 및 식각 공정으로 상기 금속층간 절연막(4)을 소정 깊이 습식 식각한 후 나머지 두께의 상기 금속층간 절연막(4)을 건식 식각하여 상기 하부 금속층(3)이 소정 부분이 노출되도록 콘택 홀(5)을 형성한 상태의 단면도로서, 이때 노출된 상기 하부 금속층(3)의 표면에 Al2O3막(6)이 생성되며, 상기 콘택 홀(5)은 상부의 모서리진 부분(A)으로 인해 높은 단차를 갖는다.
제1(b)도는 0.3 내지 0.7mTorr의 저압 및 400 내지 600 와트(W)의 고전력을 이용한 제1플라즈마 식각 공정으로 상기 금속층간 절연막(4)을 식각한 상태이 단면도로서, 이때 상기 낮은 압력과 고전력에 의해 상기 플라즈마의 직전성이 감소되기 때문에 상기 콘택 홀(5)이 측벽이 식각되어 상기 모서리진 부분(A)이 둥글게 변화된다.
제1(c)도는 3 내지 7mTorr의 고압 및 200 내지 400 와트(W)의 저전력을 이용한 제2플라즈마 식각 공정으로 상기 Al2O3막(6)을 제거한 상태의 단면도로서, 이후 상기 콘택 홀(5)이 매립되도록 전체 상부면에 금속을 증착하여 상부 금속층을 형성한다.
본 발명에 사용되는 플라즈마 장비는 앤듀라(Endura) 스퍼터링 장비에 부착되어 인-시트(In-Situ)로 Al2O3산화막을 제거한 후 금속을 증착할 수 있다. 고주파(RF) 플라즈마 챔버는 이중(Dual) 주파수를 사용하도록 구성된다. 제1 주파수는 13.56MHz를 사용하여 산화막을 에칭하는 역할을 하며, 제2 주파수는 400KHz를 사용하여 플라즈마의 농도를 증가시킨다. 상기 제1 및 제2 주파수를 갖는 전력을 적절히 조절하는 동시에 아르곤(Ar) 가스의 압력을 조절하여 상기 산화막 제거 및 콘택 입구의 모양을 콘택 매립에 유리하도록 변화시킬 수 있다.
상술한 바와 같이 본 발명에 이하면 콘택 홀 형성후 압력과 전력에 따른 플라즈마의 성징를 이용하여 콘택 홀의 단차를 감소시키며, 하부 금속층의 표면에 생성된 Al2O3막을 제거한다. 그러므로 콘택 홀에서 금속의 층덮힘을 향상시킬 수 있어 금속층간의 접촉 저항이 감소되며, 또한 금속층의 두께를 감소시켜 공정이 효율을 향상시킨다. 따라서 소자의 전기적 특성 및 수율이 향상될 수 있는 탁월한 효과가 있다.

Claims (3)

  1. 반도체 소자의 콘택 홀 형성 방법에 있어서, 절연층이 형성된 실리콘 기판상에 하부 금속층 및 금속층간 절연막을 순차적으로 형성하는 단계와, 상기 단계로부터 콘택 홀 마스크를 이용한 사진 및 식각 공정으로 상기 금속층간 절연막을 소정 깊이 습식 식각한 후 나머지 두께의 상기 금속층간 절연막을 건식 식각하여 상기 하부 금속층의 소정 부분이 노출되도록 콘택 홀을 형성하는 단계와, 상기 단계로부터 상기 콘택 홀의 단차를 감소시키기 위하여 저압 및 고전력을 이용한 제1플라즈마 식각 공정으로 금속층간 절연막을 식각하는 단계와, 상기 단계로부터 고압 및 저전력을 이용한 제2플라즈마 식각 공정으로 상기 하부 금속층이 노출된 표면에 생성된 Al2O3막을 제거하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 콘택 홀 형성 방법.
  2. 제1항에 있어서, 상기 제1플라즈마 식각 공정시 압력은 0.3 내지 0.7mTorr이며, 전력은 400 내지 600와트(W)인 것을 특징으로 하는 반도체 소자의 콘택 홀 형성 방법.
  3. 제1항에 있어서, 상기 제2플라즈마 식각 공정시 압력은 3 내지 7mTorr이며, 전력은 200 내지 400 와트(W)인 것을 특징으로 하는 반도체 소자의 콘택 홀 형성 방법.
KR1019950065690A 1995-12-29 1995-12-29 반도체 소자의 콘택 홀 형성 방법 KR100227636B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1019950065690A KR100227636B1 (ko) 1995-12-29 1995-12-29 반도체 소자의 콘택 홀 형성 방법
US08/771,579 US5940730A (en) 1995-12-29 1996-12-20 Method of forming a contact hole of a semiconductor device
GB9626764A GB2308737B (en) 1995-12-29 1996-12-23 Method of forming a contact hole of a semiconductor device
JP8344370A JP2855110B2 (ja) 1995-12-29 1996-12-25 半導体素子のコンタクトホール形成方法
DE19654560A DE19654560B4 (de) 1995-12-29 1996-12-27 Verfahren zur Bildung eines Kontaktloches bei einem Halbleiterbauelement

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950065690A KR100227636B1 (ko) 1995-12-29 1995-12-29 반도체 소자의 콘택 홀 형성 방법

Publications (2)

Publication Number Publication Date
KR970052439A KR970052439A (ko) 1997-07-29
KR100227636B1 true KR100227636B1 (ko) 1999-11-01

Family

ID=19447140

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950065690A KR100227636B1 (ko) 1995-12-29 1995-12-29 반도체 소자의 콘택 홀 형성 방법

Country Status (5)

Country Link
US (1) US5940730A (ko)
JP (1) JP2855110B2 (ko)
KR (1) KR100227636B1 (ko)
DE (1) DE19654560B4 (ko)
GB (1) GB2308737B (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6271117B1 (en) * 1997-06-23 2001-08-07 Vanguard International Semiconductor Corporation Process for a nail shaped landing pad plug
US6277757B1 (en) * 1999-06-01 2001-08-21 Winbond Electronics Corp. Methods to modify wet by dry etched via profile
WO2001013427A1 (en) * 1999-08-18 2001-02-22 Advanced Micro Devices, Inc. Method for contact size control for nand technology
KR100485160B1 (ko) * 2003-01-30 2005-04-22 동부아남반도체 주식회사 반도체 소자의 접속홀 형성 방법
MY162269A (en) * 2007-11-22 2017-05-31 Mimos Berhad Contact etch for ams products
DE102009023251B4 (de) * 2009-05-29 2011-02-24 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zur Herstellung eines Kontaktelements mit großem Aspektverhältnis und mit einer günstigeren Form in einem Halbleiterbauelement zur Verbesserung der Abscheidung einer Beschichtung

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3615519A1 (de) * 1986-05-07 1987-11-12 Siemens Ag Verfahren zum erzeugen von kontaktloechern mit abgeschraegten flanken in zwischenoxidschichten
JPS63258021A (ja) * 1987-04-16 1988-10-25 Toshiba Corp 接続孔の形成方法
JPH022125A (ja) * 1988-06-14 1990-01-08 Nec Yamagata Ltd 半導体装置のスルーホール形成方法
US4902377A (en) * 1989-05-23 1990-02-20 Motorola, Inc. Sloped contact etch process
US5013400A (en) * 1990-01-30 1991-05-07 General Signal Corporation Dry etch process for forming champagne profiles, and dry etch apparatus
JPH0423322A (ja) * 1990-05-14 1992-01-27 Fujitsu Ltd 半導体装置の製造方法
JPH0485928A (ja) * 1990-07-30 1992-03-18 Sony Corp ドライエッチング方法
JPH04102331A (ja) * 1990-08-22 1992-04-03 Fujitsu Ltd 半導体装置の製造方法
JPH04239723A (ja) * 1991-01-23 1992-08-27 Nec Corp 半導体装置の製造方法
US5203957A (en) * 1991-06-12 1993-04-20 Taiwan Semiconductor Manufacturing Company Contact sidewall tapering with argon sputtering
US5426076A (en) * 1991-07-16 1995-06-20 Intel Corporation Dielectric deposition and cleaning process for improved gap filling and device planarization
JP2988122B2 (ja) * 1992-05-14 1999-12-06 日本電気株式会社 ドライエッチング装置および半導体装置の製造方法
US5371042A (en) * 1992-06-16 1994-12-06 Applied Materials, Inc. Method of filling contacts in semiconductor devices
US5453403A (en) * 1994-10-24 1995-09-26 Chartered Semiconductor Manufacturing Pte, Ltd. Method of beveled contact opening formation

Also Published As

Publication number Publication date
US5940730A (en) 1999-08-17
JPH09186145A (ja) 1997-07-15
KR970052439A (ko) 1997-07-29
GB2308737A (en) 1997-07-02
JP2855110B2 (ja) 1999-02-10
DE19654560A1 (de) 1997-07-03
DE19654560B4 (de) 2005-11-10
GB9626764D0 (en) 1997-02-12
GB2308737B (en) 2000-08-02

Similar Documents

Publication Publication Date Title
JP3027951B2 (ja) 半導体装置の製造方法
US6143649A (en) Method for making semiconductor devices having gradual slope contacts
KR930011054B1 (ko) 상이한 층 레벨에 위치한 배선층간의 전기 접촉을 형성하는 방법
JP2002525840A (ja) 特に銅デュアルダマシーンに有用な原位置統合酸化物エッチングプロセス
JP4451934B2 (ja) 導電層をエッチングする方法及び集積回路
US6815334B2 (en) Method for forming multi-layer metal line of semiconductor device
KR100227636B1 (ko) 반도체 소자의 콘택 홀 형성 방법
US8123969B2 (en) Process for removing high stressed film using LF or HF bias power and capacitively coupled VHF source power with enhanced residue capture
CN1077725C (zh) 一种在半导体器件中形成精细接触孔的方法
US7262136B2 (en) Modified facet etch to prevent blown gate oxide and increase etch chamber life
US5093274A (en) Semiconductor device and method for manufacture thereof
JP3160972B2 (ja) 半導体装置の製造方法
KR100557674B1 (ko) 낮은 플라즈마 소스 파워를 사용하여 높은 식각 선택비를구현하는 플라즈마 식각 방법
KR100355862B1 (ko) 플라즈마 화학기상증착 챔버의 세정방법
KR0154190B1 (ko) 반도체 소자의 텅스텐-플러그 형성방법
JP3833603B2 (ja) 半導体素子の製造方法
JP3120513B2 (ja) ドライエッチング方法
JPH0689883A (ja) 接続孔の形成方法
KR100480570B1 (ko) 반도체장치의텅스텐플러그형성방법
JP4224422B2 (ja) プラズマエッチング処理方法
KR100528071B1 (ko) 반도체 소자의 금속배선 형성 방법
JP3378693B2 (ja) 半導体装置の製造方法
JPH10116900A (ja) 半導体装置の製造方法
KR20040088626A (ko) 반도체 소자 제조 방법
KR20000003436A (ko) 반도체 소자의 콘택홀 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090727

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee