KR100528071B1 - 반도체 소자의 금속배선 형성 방법 - Google Patents

반도체 소자의 금속배선 형성 방법 Download PDF

Info

Publication number
KR100528071B1
KR100528071B1 KR10-2003-0022493A KR20030022493A KR100528071B1 KR 100528071 B1 KR100528071 B1 KR 100528071B1 KR 20030022493 A KR20030022493 A KR 20030022493A KR 100528071 B1 KR100528071 B1 KR 100528071B1
Authority
KR
South Korea
Prior art keywords
forming
semiconductor device
tungsten
film
metal
Prior art date
Application number
KR10-2003-0022493A
Other languages
English (en)
Other versions
KR20040088598A (ko
Inventor
한재원
Original Assignee
동부아남반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부아남반도체 주식회사 filed Critical 동부아남반도체 주식회사
Priority to KR10-2003-0022493A priority Critical patent/KR100528071B1/ko
Publication of KR20040088598A publication Critical patent/KR20040088598A/ko
Application granted granted Critical
Publication of KR100528071B1 publication Critical patent/KR100528071B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 소자의 금속배선 형성 방법에 관한 것으로, 보다 자세하게는 스퍼터 에치 공정이 추가된 금속배선 형성 방법에 관한 것이다.
본 발명의 상기 목적은 소정의 구조물이 형성된 기판에 절연막을 형성하고, 접촉홀을 형성하고, 장벽금속막을 형성하고, 텅스텐을 증착하는 제 1공정, 상기 텅스텐 및 장벽금속막을 CMP하여 텅스텐 플러그를 형성하는 제 2공정, 상기 절연막과 텅스텐 플러그 상부를 스퍼터 에치하는 제 3공정 및 상기 스퍼터 에치된 절연막과 접촉홀에 충진된 텅스텐 상부 위에 금속막을 형성한 후 패터닝하여 금속배선을 형성하는 제 4공정을 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법에 의하여 달성된다.
따라서, 본 발명의 반도체 소자의 금속배선 형성 방법은 금속배선 형성 공정중 CMP하여 텅스텐 플러그가 형성된 기판에 스퍼터 에치공정을 행하므로써 CMP시 발생하는 절연성 또는 도전성 잔류물을 제거하여 반도체 소자의 전자 이동 및 스트레스 이동 등을 방지할 수 있어 반도체 소자의 신뢰성을 향상시키는 효과가 있다.

Description

반도체 소자의 금속배선 형성 방법{Method of manufacturing metal layer of semiconductor device}
본 발명은 반도체 소자의 금속배선 형성 방법에 관한 것으로, 보다 자세하게는 스퍼터 에치 공정이 추가된 금속배선 형성 방법에 관한 것이다.
이하 도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 각 공정별 단면도로서, 이를 설명하면 다음과 같다.
먼저, 도 1a에 도시된 바와 같이, 소정의 하부 구조물(도시안됨)이 형성된 실리콘 기판(1) 상에 상기 하부 구조물을 덮도록 두껍게 절연막(IMD(inter metal dielectric)/PMD(pre metal dielectric))층(2)을 증착한다.
상기 절연막(2)의 일부분은 공지의 포토리소그라피 공정으로 식각해서, 상기 실리콘 기판의 소정 부분을 노출시키는 콘택홀(또는 비아홀)(3)을 형성한다.
그 다음, 도 1b에 도시된 바와 같이, 스퍼터링 공정을 통해서 콘택홀(3)의 내면 및 절연막(2) 상에 배리어막(4), 예컨데, Ti/TiN막을 균일한 두께로 증착한다. 그 다음 상기 콘택홀(3)이 완전히 매립되도록 텅스텐막(5)을 증착한다.
다음으로, 도 1c에 도시된 바와 같이, 배리어막(4)이 노출될 때까지, 상기 텅스텐막을 에치백, 또는 연마해서 콘택 플러그(5a)를 형성한다. 다음으로 스퍼터링 공정으로 상기 콘택 플러그(5a) 및 배리어막(4) 상에 알루미늄막(6)과 반사방지막(7), 예컨데, Ti/TiN막을 차례로 증착한다.
그리고 나서, 도 1d에 도시된 바와 같이, 공지된 포토리소그라피 공정을 이용하여 반사방지막(7), 알루미늄막(6) 및 배리어막(4)을 패터닝 함으로써, 콘택 플러그(5a)를 갖는 알루미늄 배선(10)을 완성한다.
상기와 같은 종래 기술의 문제점들은 텅스텐을 화학 기계 연마(Chemical Mechanical Polishing : CMP)후 클리닝하여도 CMP 슬러리 불순물(Slurry Residue)를 포함한 결함들이 많이 발생하고, CMP된 텅스텐 또는 배리어막이 제거되지 않고 절연막 또는 홀 위의 텅스텐에 흡착되어 있는 경우도 종종 발생한다.
절연의 불순물(Residue)이 콘택홀에 충진된 텅스텐 위에 남아 있게 되면, 그 위에 증착되는 금속적층구조막과 전기적으로 절연되어 단락 시킨다. 그 결과 제조된 반도체 소자는 동작 불능 상태가 된다. 약간의 패스가 있어 전기가 통하더라도 신뢰성에 치명적인 악 영향을 준다. 또한, 절연의 불순물이 절연막 위에 존재하면, 그 위에 증착되는 금속적층구조막이 결함의 토폴로지(Topology)를 따라 형성되고, 불순물로 인하여 금속층의 신뢰성에 악 영향을 미친다.
텅스텐 또는 배리어막 같은 도전성 막이 홀과 홀 사이에 존재하면, 홀과 홀을 연결하여 누설전류의 원인이 되고 제조된 반도체 소자는 작동할 수 없게 된다. 또한 텅스텐 또는 배리어막 같은 도전성 막이 홀에 충진된 텅스텐 위에 존재하면, 콘택 또는 비아 저항을 증가시키고 제조된 반도체 소자의 전자 이동(Electro-Migration) 및 스트레스 이동(Stress-Migration)을 포함한 신뢰성에 악 영향을 준다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 금속배선 공정 중에 스퍼터 에치(Sputter Etch)공정을 추가하여 CMP 공정에서 발생하는 불순물을 제거할 수 있는 반도체 소자의 금속배선 형성 방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 반도체 소자의 금속배선 형성 방법에 있어서, 반도체 기판에 절연막을 형성하고, 접촉홀을 형성하고, 장벽금속막을 형성하고, 텅스텐을 증착하는 제 1공정, 상기 텅스텐 및 장벽금속막을 CMP하여 텅스텐 플러그를 형성하는 제 2공정, 상기 CMP시 발생하는 절연성 또는 도전성 잔류물을 제거하기 위해 절연막과 텅스텐 플러그 상부를 스퍼터 에치하는 제 3공정 및 상기 스퍼터 에치된 절연막과 홀에 충진된 텅스텐 상부 위에 금속막을 형성한 후 패터닝하여 금속배선을 형성하는 제 4공정을 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법에 의하여 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 금속배선 형성 방법을 나타낸 공정도이다.
우선 도 2a에서 보면 소정의 구조물이 형성된 기판(도시안됨)에 절연막(21)을 형성하고, 접촉홀을 형성하고, 장벽금속막(22)을 형성하고, 텅스텐(W)을 증착한다. 후에 상기 텅스텐 및 장벽금속막을 CMP하여 텅스텐 플러그(23)를 형성한다.
상기 절연막(21)은 PMD 또는 IMD이고, 상기 접촉홀은 콘택홀 또는 비아홀이다.
상기 장벽금속막(22)은 Ti과 TiN 등으로 형성할 수도 있다.
상기 절연막(21)이 노출되도록 상기 텅스텐 및 장벽금속막(22)을 CMP공정을 통하여 평탄화하여 텅스텐 플러그를 형성한다.
도 2b는 상기 절연막과 접촉홀에 충진된 텅스텐 상부를 스퍼터 에치(Sputter Etch)하는 공정도이다.
텡스텐 플러그가 형성된 기판을 아르곤(Ar) 등과 같은 불활성 가스를 이용하여 스퍼터 에치(24)하여 상기 절연막 또는 텅스텐 위에 존재하는 CMP 슬러리 불순물을 포함한 결함을 제거한다.
또한, 스퍼터 에치를 통하여 상기 절연막 또는 텅스텐 위에 존재하는 CMP된 텅스텐이나 장벽금속막의 잔유물을 제거한다.
이때, 스터퍼 에치는 후속 금속배선층 형성을 위한 금속막 증착 장비 내의 스터퍼 에치 챔버에서 행하는 것이 바람직하며, 상기 스퍼터 에치 챔버에서 1차 파워, 즉 기판(Target)쪽에 걸리는 RF 파워은 50~400W 범위 내에서 사용하고, 1차 RF 파워의 진동수는 13.56MHz 또는 그의 정수 배로 하는 것이 바람직하다.
2차 파워, 즉 챔버의 벽에 걸리는 RF 파워은 100~400W 범위 내에서 사용하고, 2차 RF 파워의 진동수는 400kHz 또는 그의 정수 배로 하는 것이 바람직하다.
그리고 상기 스터퍼 에치 챔버로 들어가는 가스는 아르곤 가스 등고 같은 불활성 가스로 유량을 3~10sccm으로 하는 것이 바람직하다.
상기와 같은 스퍼터 에치 공정으로 CMP 이후 발생되는 절연성 불순물과 도전성 불순물을 모두 제거한 후 금속배선 형성 공정을 한다.
도 2c는 스퍼터 에치된 기판에 금속배선을 형성한 공정도이다.
상기 스퍼터 에치된 절연막과 접촉홀에 충진된 텅스텐 상부 위에 금속막(25, 26, 27)을 형성하고 상기 금속막을 사진식각 공정 등에 의해 패터닝하여 금속배선을 형성한다.
이때, 스퍼터 에치된 기판을 진공 브레이크(Vacuum Break) 없이 금속막 증착 장비로 이동하여 금속배선층 형성을 위한 금속막을 증착하는 것이 바람직하다.
상기 금속막을 형성하는 장치의 기본 진공 압력(Vacuum Base Pressure)은 10-7 Torr 이하로 유지하는 것이 바람직하다.
상기 금속막은 플러그를 포함한 절연막 상부에 하부 장벽금속막(25)과 금속박막(26), 상부 장벽금속막(27)의 적층 구조로 형성하는 것이 바람직하며, 하부 장벽금속막(25)은 Ti 또는 Ti/TiN으로 형성하며 상부 장벽금속막(27)은 Ti/TiN 또는 TiN으로 형성하는 것이 바람직하다.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.
따라서, 본 발명의 반도체 소자의 금속배선 형성 방법은 금속배선 형성 공정중 CMP하여 텅스텐 플러그가 형성된 기판에 스퍼터 에치(Sputter Etch)공정을 행하므로써 CMP시 발생하는 절연성 또는 도전성 잔류물을 제거하여 반도체 소자의 전자 이동(Electro-Migration) 및 스트레스 이동(Stress-Migration) 등을 방지할 수 있어 반도체 소자의 신뢰성을 향상시키는 효과가 있다.
도 1a 내지 1d는 종래기술에 의한 반도체 소자의 금속배선 형성 방법.
도 2a 내지 2c는 본 발명에 의한 반도체 소자의 금속배선 형성 방법.

Claims (12)

  1. 반도체 소자의 금속배선 형성 방법에 있어서,
    반도체 기판에 절연막을 형성하고, 접촉홀을 형성하고, 장벽금속막을 형성하고, 텅스텐을 증착하는 제 1공정;
    상기 텅스텐 및 장벽금속막을 CMP하여 텅스텐 플러그를 형성하는 제 2공정;
    상기 CMP시 발생하는 절연성 또는 도전성 잔류물을 제거하기 위해 절연막과 텅스텐 플러그 상부를 스퍼터 에치하는 제 3공정; 및
    상기 스퍼터 에치된 절연막과 홀에 충진된 텅스텐 상부 위에 금속막을 형성한 후 패터닝하여 금속배선을 형성하는 제 4공정
    을 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.
  2. 제 1항에 있어서,
    상기 장벽금속막은 Ti과 TiN으로 이루어짐을 특징으로 하는 반도체 소자의 금속배선 형성 방법.
  3. 제 1항에 있어서,
    상기 제 2공정의 CMP는 상기 절연막이 노출되도록 상기 텅스텐 및 장벽금속막을 평탄화하는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.
  4. 제 1항에 있어서,
    상기 스퍼터 에치는 상기 금속막을 형성하는 장치 내의 챔버에서 실시하는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.
  5. 제 1항에 있어서,
    상기 제 3공정에서 스퍼터 에치시 기판에 걸리는 RF 파워은 50~400W임을 특징으로 하는 반도체 소자의 금속배선 형성 방법.
  6. 제 1항에 있어서,
    상기 제 3공정에서 스퍼터 에치시 챔버 벽에 걸리는 RF 파워은 100~400W임을 특징으로 하는 반도체 소자의 금속배선 형성 방법.
  7. 제 1항에 있어서,
    상기 제 3공정에서 스퍼터 에치시 기판에 걸리는 RF 파워의 진동수가 13.56MHz 및 그의 정수배 중 어느 하나인 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.
  8. 제 1항에 있어서,
    상기 제 3공정에서 스퍼터 에치시 챔버 벽에 걸리는 RF 파워의 진동수가 400kHz 및 그의 정수배 중 어느 하나인 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.
  9. 제 1항에 있어서,
    상기 제 3공정에서 스퍼터 에치시 3~10sccm의 불활성 가스를 이용하는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.
  10. 제 9항에 있어서,
    상기 불황성 가스로 Ar을 이용하는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.
  11. 제 1항에 있어서,
    상기 제 4공정에서 금속막 형성시 상기 제 3공정의 스퍼터 에치 후 진공 브레이크없이 증착하는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.
  12. 제 1항에 있어서,
    상기 제 4공정에서 금속 적층 구조를 형성하는 장치의 기본 진공도(Vacuum Base Pressure)는 10-7 Torr 이하인 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.
KR10-2003-0022493A 2003-04-10 2003-04-10 반도체 소자의 금속배선 형성 방법 KR100528071B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2003-0022493A KR100528071B1 (ko) 2003-04-10 2003-04-10 반도체 소자의 금속배선 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2003-0022493A KR100528071B1 (ko) 2003-04-10 2003-04-10 반도체 소자의 금속배선 형성 방법

Publications (2)

Publication Number Publication Date
KR20040088598A KR20040088598A (ko) 2004-10-20
KR100528071B1 true KR100528071B1 (ko) 2005-11-15

Family

ID=37370278

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0022493A KR100528071B1 (ko) 2003-04-10 2003-04-10 반도체 소자의 금속배선 형성 방법

Country Status (1)

Country Link
KR (1) KR100528071B1 (ko)

Also Published As

Publication number Publication date
KR20040088598A (ko) 2004-10-20

Similar Documents

Publication Publication Date Title
JP5220398B2 (ja) 電子構造の製造方法
US5219791A (en) TEOS intermetal dielectric preclean for VIA formation
US20060019485A1 (en) Multi-layer wiring structure, semiconductor apparatus having multi-layer wiring structure, and methods of manufacturing them
KR20040003232A (ko) 반도체 소자의 다층 배선 형성방법
WO2004053979A1 (en) A method for depositing a metal layer on a semiconductor interconnect structure having a capping layer
US6815334B2 (en) Method for forming multi-layer metal line of semiconductor device
US7485574B2 (en) Methods of forming a metal line in a semiconductor device
JP2000332106A (ja) 半導体装置およびその製造方法
US6927142B2 (en) Method for fabricating capacitor in semiconductor device
KR100528071B1 (ko) 반도체 소자의 금속배선 형성 방법
TW202308036A (zh) 形成互連結構的方法
JP2007251135A (ja) 半導体装置およびその製造方法
KR20020055887A (ko) 반도체 소자의 금속 배선 및 커패시터 제조 방법
US7341940B2 (en) Method for forming metal wirings of semiconductor device
KR100571696B1 (ko) 반도체 소자의 제조 방법
US6841471B2 (en) Fabrication method of semiconductor device
KR100997776B1 (ko) 반도체 소자의 제조방법
KR100355863B1 (ko) 반도체 소자의 배선 형성 방법
KR100602079B1 (ko) 반도체 소자의 플러그 형성 방법
KR100652302B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100400251B1 (ko) 반도체 소자의 유기 반사 방지막 식각방법
KR100770533B1 (ko) 반도체 소자 및 이를 제조하는 방법
KR20000073430A (ko) 반도체장치 제조방법
KR100729032B1 (ko) 반도체 장치 형성 방법
GB2323704A (en) Multilevel interconnects for semiconductors

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20091104

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee