KR100729032B1 - 반도체 장치 형성 방법 - Google Patents

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Abstract

하부 금속 배선이 형성된 기판에 층간 절연막을 형성하는 단계, 층간 절연막을 식각하여 비아 홀을 형성하되 적어도 일정 시간 불소를 포함하는 식각물질로 식각을 하는 단계, 상부 배선용 금속층을 적층하여 상기 비아 홀을 채우는 단계를 구비하여 이루어지며, 비아홀을 형성하는 단계에서는 적어도 상기 층간 절연막을 제거한 단계에서 수소처리를 하는 것을 특징으로 하는 반도체 장치 형성 방법이 개시된다.
본 발명에 따르면, 상하 배선 접속 부분 주위에 잔류된 불소 성분에 의해 접속 부분에서 금속이 식각되어 보이드를 형성하고, 상하 배선의 접속 저항을 높이거나, 단선을 유발하는 현상의 방지하여 보이드로 인한 저항 캐퍼시터 지연과 같은 기능 이상과 단선 불량을 발생시키는 것을 억제할 수 있다.

Description

반도체 장치 형성 방법{Method of fabricating semiconductor devices}
도1 및 도2는 본 발명의 일 실시예에 의해 공정 기판에 비아 홀 및 상부 트랜치를 형성한 단계를 나타내는 공정 단면도들,
도3은 본 발명의 수소처리를 진행할 수 있는 장비 구조를 나타내는 개략적 구성 단면도이다.
*도면의 주요 부분에 대한 부호의 설명
120: 하부 배선 패턴 130: 식각 저지층
140: 층간 절연막 150,160: 포토레지스트 패턴
170: 트랜치 180: 비아 홀
본 발명은 반도체 장치 형성 방법에 관한 것으로, 보다 상세하게는 반도체 장치의 금속 배선 형성 방법에 관한 것이다.
반도체 장치의 고집적화 경향에 따라 기판에 형성되는 소자나 배선 선폭의 크기는 점차 작아지고 있다. 배선의 폭과 두께가 얇아지면서 저항도 증가하고 있으 며, 이런 저항 증가는 배선에서의 저항 캐퍼시터 지연에 의한 신호 왜곡, 반도체 장치의 기능 이상을 초래할 수 있다.
배선 저항 증가를 막기 위해 배선에 종래에 많이 사용하던 폴리실리콘 대신 텅스텐을 이용하거나, 알미늄 대신 구리 등의 저저항 금속을 사용하는 경우가 많아진다. 구리 배선의 경우, 패터닝 식각의 어려움 때문에 종래의 포토리소그래피를 이용하는 대신에 공정 기판에 비아 홀과 배선용 트랜치를 형성하고, 이 비아 홀 및 트랜치에 금속 적층을 통해 금속을 채우고, 절연막 위쪽에 쌓인 금속층에 대해서는 화학적 기계적 연마(CMP)를 통해 제거하여 배선을 형성하는 다마신 공정 혹은 듀얼 다마신 공정을 사용하는 경우가 있다. 또한, 전해 도금을 통해 구리층을 적층하는 경우도 있다.
하부 배선 위에 실리콘 산화막으로 층간 절연막을 형성할 때 식각 저지막으로 실리콘 질화막을 사용하는 경우가 많이 있다. 하부 배선 일부를 드러내는 비아 홀 식각을 하기 위해 층간 절연막 식각 후 실리콘 질화막을 제거하는 단계에서 종래에는 식각 효율성을 높이기 위해 반응성 이온 식각(RIE:reactive ion etching)을 사용하면서 에천트로 불소 탄소 화합물 계열의 가령 CF4를 사용하는 경우가 많다. 이때 반응성 이온 식각의 특성상 공정 기판 표면에 충돌하는 이온에 의해 기판 표면에 손상이 있을 수 있고, 스퍼터링 작용이 이루어지면서 기판을 이루는 표면 물질이 튀어오를 수 있다.
식각 공정 말기에 실리콘 질화막이 제거되면서 드러난 하부 배선 금속이 스 퍼터링되면 튀어오른 금속 입자는 주변의 비아홀 측벽에 불소 성분과 함께 폴리머를 형성하면서 적층된다. 그리고, 비아홀 형성 후 콘택 플러그용 금속이 적층되면 이때 폴리머, 가령 SiOF, 가운데 불소 원자가 확산되면서 플러그용 금속과 함께 반응하면서 금속을 식각하여 콘택 플러그와 하부 배선과의 접속부나 계면에 보이드를 형성할 수 있다. 이런 보이드는 회로를 불안정하게 하고, 자체로서 콘택 저항을 높이거나 단선을 유발시킬 수 있으므로 문제가 된다.
특히, 집적화된 반도체 장치를 형성하면서 배선 사이의 간격이 좁아지면 기생 캐퍼시턴스가 증가하게 되므로 층간 절연막으로 저유전율 층간 절연막을 사용하게 된다. 이때 저유전율 층간 절연막은 통상 실리콘 질화막 제거 단계 혹은 실리콘 질화막 제거 공정 전, 후의 포토레지스트 제거 애싱 단계에서 사용되는 불소 포함 물질에 의한 침식을 많이 받을 수 있으므로 문제가 된다.
불소의 확산을 막기 위해 베리어 메탈을 사용할 수도 있지만 베리어 메탈층이 완전하지 않을 수도 있고, 별도의 층을 만드는 것이 공정상 번거로울 수도있으며, 하부 배선과 플러그 사이에 저항을 높일 수 있다는 문제가 있다.
또한, 종래에는 불소 등의 침식에 의한 노출된 하부 배선 부분의 문제를 없애기 위해 실리콘 질화막 제거용 식각을 실시한 뒤 적어도 수 시간 내에 비아 콘택 플러그 및 상부 배선 적층을 실시하여야 하는 제한이 있었다.
다른 방법으로 비아 홀 형성 후 상부 배선 금속층 적층 전에 폴리머 제거를 위한 습식 식각을 실시할 수도 있으나, 매우 번거로운 작업이 된다.
본 발명은 상술한 바와 같은 반도체 장치의 금속 배선 형성 방법의 문제점을 해결하기 위한 것으로, 이전 식각 단계에 의해 상하 배선 접속 부분 주위에 잔류된 불소 성분에 의해 접속 부분에서 금속이 식각되어 상하 배선의 접속 저항을 높이거나, 단선을 유발하는 현상 또는 잔류 불소에 의해 저유전율 층간 절연막이 손상되는 현상을 방지할 수 있는 반도체 장치 형성 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 방법은, 하부 금속 배선이 형성된 기판에 층간 절연막을 형성하는 단계, 층간 절연막을 식각하여 비아 홀을 형성하되 적어도 일정 시간 불소를 포함하는 식각물질로 식각을 하는 단계, 상부 배선용 금속층을 적층하여 상기 비아 홀을 채우는 단계를 구비하여 이루어지는 반도체 장치 형성 방법에 있어서, 비아홀을 형성하는 단계에서는 적어도 상기 층간 절연막을 제거한 단계에서 수소처리를 하는 것을 특징으로 한다.
본 발명에서 층간 절연막은 하부 금속 배선 위에 실리콘 질화막과 실리콘 산화막을 차례로 적층하여 형성한 것일 수 있으며, 비아홀 식각 단계 가운데 적어도 실리콘 질화막을 식각하여 하부 배선을 드러내는 단계에 이어서 수소 가스를 포함한 처리 가스를 통해 기판을 처리하는 부속 단계가 구비될 수 있다. 이때 처리 가스는 수소 외에 질소 산소 가운데 적어도 하나를 더 포함하는 것일 수 있다.
본 발명에서 층간 절연막은 비유전율 3.6 이하의 저유전율 실리콘 산화막일 수 있다.
이하 도면을 참조하면서 실시예를 통해 본 발명을 보다 상세히 설명하기로 한다.
도1 및 도2는 본 발명의 일 실시예에 의해 공정 기판에 비아 홀 및 상부 트랜치를 형성한 단계를 나타내는 공정 단면도들이다.
도1의 상태는 구리층으로 하부 배선 패턴(120)을 형성한 하부 기판에 실리콘 질화막 식각 저지층(130)과 실리콘 산화막으로 이루어진 층간 절연막(140)을 형성하는 단계, 층간 절연막에 포토리소그래피 공정을 이용하여 포토레지스트 패턴(150)을 형성하고, 실리콘 질화막을 제외한 비아 홀(180)을 형성하는 단계를 통해 이루어지며, 도2의 단계는 도1의 단계에 더하여 별도의 트랜치용 포토레지스트 패턴(160)을 이용하여 상부 배선용 트랜치(170)를 형성하는 단계에 의해 각각 이루어질 수 있다.
본 실시예에서 실리콘 질화막 위에는 도시되지 않지만 캡핑용 실리콘 산화막, 불소가 포함된 실리케이트 글래스(FSG:Fluoro-silicate glass) 등이 층상 구조를 이룰 수 있다. 층간 절연막으로 FSG 대신에 다른 저유전율, 가령 비유전율 3.6이하의, 실리콘 산화막, 가령 액상 도포 및 치유를 위한 베이크를 통해 형성되는 실리콘 산화막이 사용될 수 있다.
비아 홀 형성용 식각 마스크로 사용되는 포토레지스트 패턴은 층간 절연막 위에 반사방지막을 형성한 뒤 포토레지스트 도포와 노광, 현상을 통해 형성될 수 있다.
도2의 단계 후에 실리콘 질화막을 제거하기 전에 혹은 후에 포토레지스트 패턴을 제거하는 애싱 공정이 더 이루어질 수 있다.
이 단계에서도 애싱 가스로 산소 외에 불소 탄소 화합물 계통의 가스가 더 사용될 수 있다. 이 단계에서도 포토레지스에서 공급된 유기물과 불소, 실리콘이 결합된 불소 함유 폴리머가 비아 홀 측벽에 적층될 수 있다.
실리콘 질화막을 제거하는 단계에서 식각 장비의 공정 조건은 가령, 10 내지 200mTorr의 압력, 200 내지 500와트 27메가 헬즈의 플라즈마 인가 전력, 50 내지 200와트 2메가 헬즈의 바이어스 전력, 아르곤 200 내지 400sccm, CF4 5내지 20sccm, CHF3 5 내지 20sccm, 질소 100 내지 300sccm으로 하여 진행할 수 있다.
이때의 불소 함유 화합물은 불소를 폴리머 내에 남겨 이후 공정에서 구리와의 접촉을 통해 구리를 부식시키고 산화물을 형성하여 반도체 장치의 기능을 저하시키고 불량을 유발할 수 있다.
따라서, 본 발명에서는 실리콘 질화막 제거 뒤에 애싱 장비나 에칭 장비 등을 이용하여 공정 기판에 대한 수소 처리를 실시한다. 처리 공정의 조건은 도3과 같은 애싱 장비에서 이루어질 수 있다. 애싱 장비에는 챔버 벽체(220) 내에 기판이 놓이는 페데스탈(240)이 있다. 커버(210)에는 공정 가스가 유입되는 유입관(280)이 설치되고, 플라즈마 인가를 위한 고주파 코일(230)에 형성된다. 페데스탈(240)과 고주파 코일(230)에는 각각 고주파 전원(250,260)이 인가된다. 공정 가스로는 수소 50 내지 200sccm, 질소 50 내지 200sccm, 산소 50 내지 200sccm을 공급하면서 플라즈마 발생용 전력 50 내지 200와트를 인가하는 방법으로 진행될 수 있다.
이런 수소 처리 과정에서 기판 표면의 폴리머 등에 존재하는 불소 원자는 수소 이온과 결합하여 HF(불산 가스)를 형성하며, 불산 가스는 배기 펌프(270)가 설치된 배기구를 통해 제거되어 결국 불소가 제거된다.
이후 과정에서는 종래와 같이 베리어 메탈과 상부 배선 금속층을 적층하는 후속 공정이 뒤따르게 된다. 배선 금속층으로 구리를 사용하는 경우, 수소 처리가 이루어진 기판에 스퍼터링을 통해 얇은 시드(Seed) 층을 형성하고, 시드 층을 이용하여 전해 도금으로 기판에 구리층을 형성하는 방법을 사용할 수 있다. 구리층은 배선용 트랜치 및 비아 홀을 채운다. 이때 층간 절연막 위로 적층되는 구리층은 화학적 기계적 연마(CMP)를 통해 제거되어 상부 배선이 완성될 수 있다.
이때에는 이미 기판 잔류 불소 성분이 대부분 제거된 상태이므로 시간이 지나 확산이 이루어지는 경우에도 불소 성분이 비아 콘택 플러그 근처의 층간 절연막을 손상시키고, 비아 콘택 플러그와 하부 배선 접속부의 보이드를 발생시키는 문제가 없거나 미미하게 된다.
본 발명에 따르면, 상하 배선 접속 부분 주위에 잔류된 불소 성분에 의해 접속 부분에서 금속이 식각되어 보이드를 형성하고, 상하 배선의 접속 저항을 높이거나, 단선을 유발하는 현상의 방지할 수 있다. 따라서, 보이드로 인한 저항 캐퍼시터 지연과 같은 기능 이상과 단선 불량을 발생시키는 것을 억제할 수 있다.
또한, 잔류 불소를 제거하므로 하부 배선이 드러난 상태에서도 불소에 의한 손상을 받을 염려가 없어 후속 상부 금속층 적층을 충분한 시간을 가지고 행할 수 있게 된다.

Claims (4)

  1. 하부 금속 배선이 형성된 기판에 실리콘 질화막과 실리콘 산화막을 차례로 적층하여 층간 절연막을 형성하는 단계,
    상기 층간 절연막을 식각하여 비아 홀을 형성하되 적어도 일정 시간 불소를 포함하는 식각 물질로 식각을 하는 단계,
    상부 배선용 금속층을 적층하여 상기 비아 홀을 채우는 단계를 구비하여 이루어지는 반도체 장치 형성 방법에 있어서,
    상기 비아 홀을 형성하기 위한 식각을 하는 단계 내에는 적어도 상기 실리콘 질화막을 식각하여 상기 하부 금속 배선을 드러내는 단계와 상기 하부 금속 배선이 드러난 상태에서 수소 가스를 포함한 처리 가스를 통해 기판을 처리하는 부속 단계가 구비되는 것을 특징으로 하는 반도체 장치 형성 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 처리 가스는 수소 외에 질소 및 산소 가운데 적어도 하나를 더 포함하는 것을 특징으로 하는 반도체 장치 형성 방법.
  4. 제 1 항에 있어서,
    상기 층간 절연막은 비유전율 3.6 이하의 저유전율 실리콘 산화막으로 형성하는 것을 특징으로 하는 반도체 장치 형성 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050058078A (ko) * 2003-12-11 2005-06-16 동부아남반도체 주식회사 에프에스지 절연막을 사용하는 비아홀 또는 콘택홀을구비한 반도체 소자 및 그 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050058078A (ko) * 2003-12-11 2005-06-16 동부아남반도체 주식회사 에프에스지 절연막을 사용하는 비아홀 또는 콘택홀을구비한 반도체 소자 및 그 제조 방법

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