KR20160112928A - 반도체 장치의 제조 방법 - Google Patents

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KR20160112928A
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코타로 호리코시
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

배선 간 쇼트 마진을 확보하면서, 신뢰성 높은 반도체 장비를 제조한다.
다층 레지스트를 이용하여 층간 절연막에 배선홈을 형성할 때, 다층 레지스트의 형성에 적어도 CF4가스와 C3H2F4가스와 O2가스를 그 성분에 포함하는 혼합 가스를 이용해서 드라이 에칭하는 공정이 포함된다.

Description

반도체 장치의 제조 방법{METHOD FOR PRODUCING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 다층 레지스트를 이용하는 반도체 장치의 제품구조 방법에 관한 것이다.
첨단 마이컴과 첨단 SOC 제품(System-on-a-Chip), 고기능인 액정 드라이버 등의 반도체 제품의 제조 프로세스에서는 ArF 엑시머 레이저에 의한 ArF 포토리소그라피나 절연층에 배선층을 심어 형성하는 다마신(damascene) 프로세스가 사용되고 있다.
다마신 프로세스에서 절연층에 트렌치(배선 홈)를 형성할 때, 포토 레지스트막이나 반사 방지막(BARC막: Bottom-Anti-Reflection-Coating), SOG막(Spin-on-Glass)등의 무기계 박막, TEOS막(Tetraethoxysilane) 등의 유기계 박막을 적층 한 다층 레지스트가 에칭 마스크로 이용된다.
이 다층 레지스트를 이용하는 프로세스에서는 최상층의 포토 레지스트 막에 ArF리소그래피에 의한 소망의 배선 패턴을 전사한 후, 포토 레지스트막을 에칭 마스크로 하여 BARC막과 SOG필름, TEOS막을 순차적으로 에칭하고 최종적으로 다층 레지스트보다도 하층의 절연층의 에칭을 행하고, 절연층에 배선 홈(트렌치)을 형성한다.
본 기술 분야의 배경 기술로서 예를 들면, 특허 문헌 1 같은 기술이 있다. 특허 문헌 1에는 CHF3/CO/CF4혼합 가스에서 실리콘계 재료로 구성된 절연막을 에칭하는 반도체 장치의 제조 방법이 개시되어 있다.
또한 특허 문헌 2 및 특허 문헌 3에는 다층 레지스트를 이용한 반도체 장치의 제조 방법이 개시되어 있다.
또한 특허 문헌 4에는 CHF2COF를 포함한 에칭 가스를 이용하여 반도체, 유전체 또는 금속으로 된 박막을 에칭하는 방법이 개시되어 있다.
또한 특허 문헌 5에는 CaFbHc을 포함하는 드라이 에칭제가 개시되어 있다. 여기서, 이 CaFbHc의 a, b및 c는 각각 양의 정수를 나타내고, 2≤a≤5, c<b≥1, 2a+2>b+c, b≤a+c의 관계를 만족하고 a=3, b=4, c=2의 경우를 제외하고 있다.
[특허 문헌 1] 일본 특개 2001-274141호 공보 [특허 문헌 2] 일본 특개 2005-311350호 공보 [특허 문헌 3] 일본 특개 2007-335450호 공보 [특허 문헌 4] 일본 특개 2011-119310호 공보 [특허 문헌 5] 일본 특개 2013-30531호 공보
상술한 것처럼, SOG필름이나 TEOS막을 포함한 다층 레지스트를 이용하는 경우, SOG막이나 TEOS막의 에칭에 CF4가스를 함유하는 에칭 가스를 이용하기 때문에 SOG막이나 TEOS막에 사이드 에칭이 생기기 쉬어서 배선 간 쇼트 마진이 감소한다.그 결과 반도체 제품의 제조 과정에서의 제조 수율 저하와 반도체 제품의 신뢰성 저하가 발생한다.
본 발명의 기타 과제와 신규한 특징은 본 명세서의 기술 및 첨부 도면에서 명확하게 될 것이다.
일 실시형태에 따르면 다층 레지스트를 이용하여 층간 절연막에 배선 홈을 형성할 때 다층 레지스트의 형성에는 적어도 CF4가스와 C3H2F4가스와 O2가스를 그 성분에 함유하는 혼합 가스를 이용하여 드라이 에칭을 실시하는 공정을 포함하는 반도체 장치의 제조 방법이다.
상기 일 실시형태에 따르면 반도체 제품의 제조 과정에서의 제조 수율 저하와 반도체 제품의 신뢰성 저하를 억제할 수 있다. 특히, 배선 간 쇼트 마진을 확보하면서 고성능 반도체 장치를 제조할 수 있다.
도 1(a)는 반도체 장치의 제조 공정의 일부분을 나타내는 일부 단면도이다.
도 1(b)는 반도체 장치의 제조 공정의 일부분을 나타내는 일부 단면도이다.
도 2(a)는 본 발명의 일 실시형태와 관련한 반도체 장치의 제조 공정의 일부분을 나타내는 일부 단면도이다.
도 2(b)는 본 발명의 일 실시형태와 관련한 반도체 장치의 제조 공정의 일부분을 나타내는 일부 단면도이다.
도 3(a)는 본 발명의 일 실시형태와 관련한 반도체 장치의 제조 공정의 일부분을 나타내는 일부 단면도이다.
도 3(b)는 본 발명의 일 실시형태와 관련한 반도체 장치의 제조 공정의 일부분을 나타내는 일부 단면도이다.
도 4(a)는 본 발명의 일 실시형태와 관련한 반도체 장치의 제조 공정의 일부분을 나타내는 일부 단면도이다.
도 4(b)는 본 발명의 일 실시형태와 관련한 반도체 장치의 제조 공정의 일부분을 나타내는 일부 단면도이다.
도 4(c)는 본 발명의 일 실시형태와 관련한 반도체 장치의 제조 공정의 일부분을 나타내는 일부 단면도이다.
도 4(d)는 본 발명의 일 실시형태와 관련한 반도체 장치의 제조 공정의 일부분을 나타내는 일부 단면도이다.
도 4(e)는 본 발명의 일 실시형태와 관련한 반도체 장치의 제조 공정의 일부분을 나타내는 일부 단면도이다.
도 4(f)는 본 발명의 일 실시형태와 관련한 반도체 장치의 제조 공정의 일부분을 나타내는 일부 단면도이다.
도 4(g)는 본 발명의 일 실시형태와 관련한 반도체 장치의 제조 공정의 일부분을 나타내는 일부 단면도이다.
도 5(a)는 본 발명의 일 실시형태와 관련한 반도체 장치의 제조 공정의 일부분을 나타내는 일부 단면도이다.
도 5(b)는 본 발명의 일 실시형태와 관련한 반도체 장치의 제조 공정의 일부분을 나타내는 일부 단면도이다.
도 5(c)는 본 발명의 일 실시형태와 관련한 반도체 장치의 제조 공정의 일부분을 나타내는 일부 단면도이다.
도 5(d)는 본 발명의 일 실시형태와 관련한 반도체 장치의 제조 공정의 일부분을 나타내는 일부 단면도이다.
도 5(e)는 본 발명의 일 실시형태와 관련한 반도체 장치의 제조 공정의 일부분을 나타내는 일부 단면도이다.
도 5(f)는 본 발명의 일 실시형태와 관련한 반도체 장치의 제조 공정의 일부분을 나타내는 일부 단면도이다.
도 5(g)는 본 발명의 일 실시형태와 관련한 반도체 장치의 제조 공정의 일부분을 나타내는 일부 단면도이다.
도 6(a)는 드라이 에칭에 있어서 레지스트 표면의 반응을 개념적으로 나타내는 도면이다.
도 6(b)는 드라이 에칭에 있어서 레지스트 표면의 반응을 개념적으로 나타내는 도면이다.
도 7은 드라이 에칭 장치의 개요를 나타내는 도면이다.
도 8은 반도체 장치의 제조 공정의 개요를 나타내는 흐름도이다.
도 9는 반도체 장치의 제조 공정의 전 공정의 개요를 나타내는 흐름도이다.
이하, 도면을 이용하여 본 발명의 실시예를 설명한다. 또한 각 도면에서 동일한 구성에 대해서는 동일한 부호를 붙이고 중복되는 부분에 대해서는 그 상세한 설명은 생략한다.
[실시예 1]
도 1(a) 및 도 1(b)를 이용하여 다층 레지스트를 이용한 싱글 다마신 프로세스의 트렌치(배선 홈) 가공 방법에 대해서 설명한다. 도 1(a)은 반도체 웨이퍼 표면에 형성된 반사 방지막(BARC막) 및 중간층(TEOS막)의 에칭 가공 전의 상태를 나타내고, 도 1(b)는 반사 방지막(BARC막) 및 중간층(TEOS막) 에칭 가공 후 상태를 나타내고 있다.
도 1(a)에 도시한 바와 같이, 에칭 가공 전의 반도체 웨이퍼의 표면(주면) 위에는 실리콘 산화막(1)이 형성되어 있으며, 그 일부에 텅스텐(W) 플러그(2)와 도시하지 않은 하층 배선이 형성되어 있다. 실리콘 산화막(1) 위에는 절연막으로서 장벽막(SiCN막)(3)이 형성되어 있다. 장벽막(SiCN막)(3)은 트렌치(배선 홈) 가공시의 에칭 스토퍼 막으로서 기능한다.
장벽막(SiCN막)(3) 위에는 트렌치(배선 홈)가 형성되는 피가공 막인 절연막으로서 예를 들면, 실리콘 산화막(4)이 형성되어 있다. 실리콘 산화막(4) 위에는 다층 레지스트가 형성되어 있다. 이 다층 레지스트는 하층부터 순서대로, 하층 레지스트막(5), 중간층인 실리콘 산화막(TEOS막)(6), 노광시의 반사 방지막으로 되는 BARC막(7), 포토 레지스트 막(8)의 4층으로 구성되어 있다. 또한, 실리콘 산화막(TEOS막)(6)은 절연막으로서의 일 예이며 다른 재료의 막이라도 좋다.
포토 레지스트 막(8)은 ArF레이저에 의한 ArF 노광으로 감광하는 ArF레지스트이다. 포토 레지스트 막(8)에는 ArF노광 장치를 이용한 포토리소그라피에 의해 반도체 장치의 배선 패턴이나 회로 패턴 등 소정의 패턴이 형성되어 있다.
도 1(a)에 도시하는 적층막 구조와 같이, 다층 레지스트를 마스크로 한 싱글 다마신의 트렌치(배선홈) 가공에서는 BARC막(7)을 4 불화 메탄(CF4)가스에 의해 중간층의 TEOS막(6)을 아르곤(Ar)/4 불화 메탄(CF4)의 혼합 가스에 의한 하층 레지스트 막(5)을 질소(N2)/산소(O2)의 혼합 가스에 의해 순차적으로 에칭한다
그 후, 트렌치(배선홈)를 형성하는 실리콘 산화막(4)을 아르곤(Ar)/4 불화 메탄(CF4)의 혼합 가스에 의해 에칭한다. 그 후, 산소(O2)가스에 의한 에칭을 실시하고, 아르곤(Ar)/4 불화 메탄(CF4)/산소(O2)의 혼합 합성 가스에 의해 장벽막(SiCN막)(3)을 에칭해서 종료한다.
에칭 장치로서는 도 7에 도시한 바와 같은 2 주파 용량 결합형의 평행 평판타입의 드라이 에칭 장치를 이용한다. 도 7에 도시한 드라이 에칭 장치의 하부 전극(22)은 웨이퍼 스테이지로서 기능하고 반도체 웨이퍼(26)가 재치된다. 하부 전극 (22)과 소정의 간격을 두고서 상부 전극(23)이 평행으로 배치되어 있다.
하부 전극(22)에는 고주파 전원(A24)이 상기적으로 연결되어 있으며 2MHz의 고주파 전력이 하부 전극(22)에 인가된다.
또 상부 전극(23)에는 고주파 전원(B25)이 상기적으로 연결되어 있으며 60MHz의 고주파 전력이 상부 전극(23)에 인가된다.
하부 전극(22), 반도체 웨이퍼(26), 상부 전극(23)은 드라이 에칭 장치의 처리실 내에 설치되어 있다. 처리 실내를 진공 배기하고, 하부 전극(22) 및 상부 전극(23) 사이에 에칭 가스를 도입하고, 하부 전극(22), 상부 전극(23) 각각에 고주파 전력을 인가함으로써 하부 전극(22)과 상부 전극(23) 사이에 플라스마(27)(플라스마 방전)를 발생시켜 드라이 에칭 처리를 한다.
도 7에 도시한 드라이 에칭 장치를 이용하여 BARC막(7) 및 TEOS막(6)을 에칭한 후의 상태를 도 1(b)에 도시한다. 상기와 같이, TEOS막(6)의 에칭 가스에 CF4가스를 함유하고 있기 때문에, TEOS막 6의 에칭 시 사이드 에칭이 생기기 쉽다. 그 결과, 포토 레지스트 막(8)에 형성된 트렌치 패턴의 개구 치수(a)보다도 에칭으로 형성된 TEOS막(6)의 트렌치 패턴의 개구 치수(b)가 커지게 되며(a<b), 인접 배선 간 쇼트 마진이 감소하게 된다.
배선 간 쇼트 마진이 감소하면, 반도체 제품의 신뢰성에 영향을 줄 염려가 있으며, 또한 반도체 제품의 제조 과정에서 배선 사이가 쇼트한 경우 그 제품은 불량품으로 되며, 제조 수율이 저하된다.
여기서 본 실시예에 있어서 다층 레지스트를 이용한 트렌치(배선홈) 가공에서는, 도 2(a)에 도시한 적층 필름 구조를 도 7의 드라이 에칭 장치를 이용하여 표 1에 나타내는 드라이 에칭 조건에 의해 TEOS막(6)을 에칭함으로써 도 2(b)와 같이 TEOS막(6), BARC막(7), 포토 레지스트 막(8)의 측벽에 디포지션막(반응 생성물)(9)을 형성하면서 에칭을 할 수 있다. 즉, Ar/CF4혼합 가스에 대체하여 적어도 CF4가스와 C3H2F4가스를 그 성분에 포함한 혼합 가스에 의해 에칭함으로써 TEOS막(6)의 사이드 에칭을 억제하면서 TEOS막(6)을 정도 좋게 가공할 수 있다.
또한, TEOS막(6)을 보다 고정도로 에칭하려는 경우, 표 2에 나타내는 드라이 에칭 조건을 이용한다.
[표 1]
Figure pat00001
[표 2]
Figure pat00002
전술한 바와 같이, 본 실시예의 드라이 에칭에서는 표 1 및 표 2에 나타내는 바와 같이, 적어도 4 불화 메탄(CF4)과 C3H2F4을 성분에 함유하는 혼합 가스를 이용한다.
이 C3H2F4는 예를 들면, 화학식 1 내지 8에 나타내는 쇄상 구조(鎖狀構造) 혹은 환상구조의 가스를 이용한다.
[화학식 1]
Figure pat00003
화학식 1은(E)-1,3,3,3-테트라플루오로―1―프로펜이다.
[화학식 2]
Figure pat00004
화학식 2는(Z)-1,3,3,3-테트라플루오로―1―프로펜이다.
[화학식 3]
Figure pat00005
화학식 3은 1,1,2,2-테트라플루오로시클로프로판이다.
[화학식 4]
Figure pat00006
화학식 4는 1,1,2,3-테트라플루오로시클로프로판이다.
[화학식 5]
Figure pat00007
화학식 5는 1,1,3,3-테트라플루오로―1―프로펜이다.
[화학식 6]
Figure pat00008
화학식 6은 1,2,3,3-테트라플루오로프로펜이다.
[화학식 7]
Figure pat00009
화학식 7은 1,3,3,3-테트라플루오로―1―프로펜이다.
[화학식 8]
Figure pat00010
화학식 8은 2,3,3,3-테트라플루오로프로펜이다.
또한 C3H2F4는 탄소 원자(C)수가 3, 수소 원자(H) 수가 2, 플루오린 원자(F)수가 4이면 바람직하고, 수소 원자나 플루오린 원자가 α 결합이나 β 결합에 의해 탄소 원자와 결합하고 있는 C3H2F4나 수소 원자나 플루오린 원자가 라디칼 부가하고 있는C3H2F4을 이용할 수도 있다.
상기에서 도시된 각 형태의 C3H2F4는 쇄상 구조와 환상 구조, 또는 탄소 원자 간의 이중 결합의 유무에 의한, 에칭 가스로서 이용한 경우의 플라스마 중의 분자 해리도가 각각 다르기 때문에 소망의 에칭 형상이 되는 C3H2F4을 선택하고 소변 있는 것이 바람직하다.
여기서 도 2(b)에 나타낸 바와 같이, 다층 레지스트를 구성하는 중간층인 TEOS막(6)의 에칭을 할 때 4 불화 메탄(CF4)과 C3H2F4혼합 가스를 이용하는 것으로 에칭된 TEOS막(6)의 측벽에 디포지션 막(반응 생성물)(9)이 효율적으로 형성되는 이유를 도 6(a)및 도 6(b)을 이용하여 설명한다.
도 6(a)및 도 6(b)는 드라이 에칭 중의 TEOS박막(실리콘 산화막) 표면의 반응을 개념적으로 나타내는 도면이다. 도 6(a)는 종래의 Ar/CF4혼합 가스에 의한 드라이 에칭 중의 상태를 나타내고, 도 6(b)는 CF4/C3H2F4혼합 가스에 의한 드라이 에칭 중의 상태를 나타내고 있다. 도 중의 「*」는 라디칼, 즉 홀 전자(unpaired electron)를 갖는 원자나 분자의 상태이다.
에칭 가스를 구성하는 가스 분자는 플라스마 중에서 해리하고, 이온이나 라디칼이 생성된다. 또 TEOS막(6)과 마찬가지로 포토 레지스트 막(8)이나 BARC막(7)도 에칭되며, 그들 재료에서도 산소 라디칼(O*)과 수소 라디칼(H*)이 플라스마 중에 공급된다. 플라즈마 중의 라디칼의 일부는 서로 결합하여 일산화 탄소(CO)와 불화 물소(HF) 등을 생성하고 진공 배기된다.
또한. 라디칼의 일부는 TEOS막 표면에 부착하고 폴리머(디포지션 막)을 형성한다. 아이의 폴리머(디포지션 막)가 플라스마 중에 발생하는 이온에 의한 TEOS막의 에칭 측벽면 스퍼터링이나, 불소 라디칼(F*)과 TEOS막 표면의 화학 반응으로 ㅂ부터 TEOS박막의 에칭 측벽면을 보호하는 보호막으로 기능한다.
도 6(b)에 도시한 바와 같이, 드라이 에칭에 CF4/C3H2F4 혼합 가스를 이용한 경우, 도 6(a)에 도시하는 종래의 드라이 에칭 조건에 비해서 TEOS막 표면에 폴리머(디포지션 막)이 더 두껍게 형성된다. 에칭 가스에 C3H2F4을 이용함으로써 플라즈마 중에 공급되는 탄소(C) 및 수소(H) 원자 수가 늘어나기 때문이다. 그 결과 TEOS막의 에칭 내성이 높아지고, TEOS막의 사이드 에칭 양을 억제할 수 있다.
또한, 드라이 에칭에 이용하는 CF4/C3H2F4혼합 가스는 주로 CF4가스가 실리콘 산화막의 에칭에 기여하는 메인의 에칭 가스이기 때문에 CF4/C3H2F4 혼합 가스 유량은 CF4>C3H2F4로할 필요가 있다. 상기와 같이, C3H2F4가스는 폴리머(디포지션 막)의 형성에 기여하기 때문에 CF4의 유량보다 C3H2F4의 유량이 많은 경우, 폴리머(디포지션 막)의 형성 양이 너무 많아 TEOS막(6)의 에칭 방해할 우려가 있다. 예를 들어 에칭 도중 TEOS막(6)의 에칭 정지(에칭 스톱)되는 경우가 있다.
또 표 1과 표 2에 도시한 바와 같이 필요에 따라서 희석 가스(캐리어 가스)로서 알곤(Ar)가스를 첨가할 수도 있다. Ar가스를 첨가함으로써 플라즈마 중에서 Ar이온이 생성되어 TEOS막(6)을 에칭할 때 에칭 홈 바닥의 이온어시스트 에칭의 효과를 얻을 수 있다.
또 필요에 따라서, 산소(O2)가스와 질소 가스(N2)를 첨가해도 좋다. 산소(O2)가스와 질소 가스(N2)을 첨가함으로써 드라이 에칭으로 형성되는 에칭 형상(트렌치 형상)의 조정이 가능하다. O2를 첨가할 경우 CF4/C3H2F4/O2혼합 가스 유량은 CF4>O2>C3H2F4로하는 것이 더 바람직하다. 또 N2를 첨가할 경우 CF4/C3H2F4/N2혼합 가스 유량은 CF4>N2>C3H2F4로하는 것이 더 바람직하다.
O2첨가, 또는 N2첨가의 어느 경우에도 C3H2F4의 유량이 너무 많다면, O2와 N2첨가에 의한 에칭 형상(트렌치 형상)의 제어가 어려워지기 때문이다. 즉, 표 1과 표 2에서 나타내는 범위 내에서 C3H2F4가스는 CF4가스 및 Ar가스보다도 적은 유량으로 하는 것이 바람직하고, 산소(O2) 가스 및 질소 가스(N2) 동일 정도가 적은 유량으로 하는 것이 바람직하다.
특히, 산화막의 같은 절연막을 에칭할 때는 산소(O2)가스를 첨가하는 것이 바람직하다. 또 산화 실리콘막보다는 저유전율인 탄소 첨가 실리콘 산화막(SiOC막)등의 유기 절연막을 이용한 경우, 에칭 가스에 CF4/C3H2F4/N2혼합 가스를 이용하는 것이 바람직하여 유기 절연막의 사이드 에칭 형상을 방지하는 것이 가능하다.
이상 설명한 바와 같이, 본 실시예의 반도체 장치의 제조 방법에 따르면 다층 레지스트를 사용하는 싱글 다마신 프로세스에 있어서 중간층인 TEOS막을 드라이 에칭할 때 TEOS막의 사이드 에칭을 억제할 수 있으며, 더 정도가 높은 중간층(TEOS막)의 가공이 가능하다.
이에 의해 이어서 행하는 하층 레지스트 막(5)이나 실리콘 산화막(4)의 에칭에서도, 더 정도가 높은 에칭을 할 수 있게 되어, 배선 간 쇼트 마진 감소를 방지할 수 있다.
도 3(a)는 실리콘 산화막(4) 상의 하층 레지스트(5)에 트렌치(배선홈) 패턴이 형성된 상태를 나타내고 있다. 도 3(a)에 도시한 적층막 구조를 도 7에 도시한 드라이 에칭 장치를 이용하여 표 1 또는 표 2의 드라이 에칭 조건에서 에칭함으로써 도 3(b)에 도시한 바와 같이 실리콘 산화막 4의 에칭 측벽에 디포지션 막(반응 생성물)(9)을 형성하면서 실리콘 산화막(4)의 에칭을 행할 수 있기 때문에 실리콘 산화막(4)의 에칭 측벽의 사이드 에칭을 억제할 수 있다.
이상 설명한 싱글 다마신 프로세스의 트렌치(배선홈) 가공의 일련의 공정을 도 4(a) 내지 도 4(g)를 이용하여 설명한다.
먼저, 도 4(a) 및 도 4(b)와 같이 포토 레지스트 막(8)을 마스크로 해서, BARC막 (7)을 에칭한다. 이 에칭에는 4 불화 메탄(CF4) 가스를 이용한다. 이 경우, 포토 레지스트 막(8)도 에칭되기 때문에 포토 레지스트 막(8)의 막후가 감소한다.
다음에, 도 4(b) 및 도 4(c)에 도시한 바와 같이, 포토 레지스트 막(8) 및 패터닝된 BARC막(7)을 마스크로 해서 다층 레지스트의 중간층인 TEOS막(6)을 에칭한다. 이 에칭에는 표 1 또는 표 2에 도시한 바와 같이 CF4/C3H2F4 혼합 가스를 이용한다. 또 그것들의 혼합 가스에 또한 필요에 따라서 O2가스나 N2가스, Ar가스를 첨가한 혼합 가스를 이용할 수도 있다. 이 경우, 포토 레지스트 막(8)도 에칭되기 때문에 포토 레지스트 막(8)의 막후가 더 감소한다.
또, 에칭 가스에 C3H2F4가스를 포함하기 때문에, TEOS막(6)이나 BARC막(7), 포토 레지스트 막(8)의 측벽에 디포지션 막(반응 생성물)(9)이 측벽보호막으로 형성되며, 그들 막의 사이드 에칭을 억제할 수 있다. 또한, 이 공정에서 O2가스를 첨가하는 경우에는 후술하는 실리콘 산화막(4)을 에칭 공정보다 O2가스의 첨가 양을 적게 하는 것이 바람직하다.
이어서, 도 4(c) 및 도 4(d)에 도시한 바와 같이 포토 레지스트 막(8) 및 패터닝된 BARC막(7), TEOS막(6)의 측벽에 디포지션 막(9)이 형성된 상태에서 포토 레지스토 막(8)과 디포지션 막(9)을 마스크로 하층 레지스트(5)를 에칭한다. 이 에칭에는 N2/O2혼합 가스나 N2/O2/CH2F2혼합 가스를 이용한다. 이때 포토 레지스트 막(8) 및 BARC막(7)도 에칭되기 때문에 실리콘 산화막(4) 위에는 패터닝된 TEOS막(6) 및 하층 레지스트(5)가 남는다. 또한 이때 디포지션 막(9)도 제거된다.
그 후, 도 4(d) 및 도 4(e)와 같이, 패터닝된 TEOS막(6) 및 하층 레지스트(5)를 마스크로 실리콘 산화막(4)을 에칭한다. 이 에칭에는 표 1 또는 표 2에 도시한 바와 같이, CF4/C3H2F4 혼합 가스나 그들의 혼합 가스에 또한 필요에 따라서 O2가스나 N2가스, Ar가스를 첨가한 혼합 가스를 이용한다.
이때, 에칭 가스에 C3H2F4가스를 포함 때문에 실리콘 산화막(4)이나 하층 레지스트 막(5)의 측벽에 디포지션 막(반응 생성물)(9)이 측벽 보호막으로 형성되기 때문에, 그들 막의 사이드 에칭을 억제할 수 있다. 또한 TEOS막(6)은 실리콘 산화막(4)의 에칭 중에 제거되어 있다. 또한 이 공정에서 O2가스를 첨가하는 경우에는 전술한 TEOS막(6)을 에칭하는 공정보다도 O2가스의 첨가 양을 늘리는 것이 바람직하다.
게다가, 도 4(e) 및 도 4(f)와 같이 산소(O2)가스에 의해 애싱(ashing)을 하여 하층 레지스트 막(5) 및 디포지션 막(반응 생성물)(9)을 제거한다.
마지막으로, 도 4(f) 및 도 4(g)에 도시한 바와 같이, Ar/CF4/O2의 혼합 가스에 의해 장벽막(SiCN막)(3)을 에칭함으로써 W플러그(2)나 도시하지 않는 하층 배선을 노출시켜 종료한다. 형성된 트렌치(배선홈)(21)에는 후의 Cu(동) 도금공정이나 CMP공정(Chemical-Mechanical-Polishing)을 거쳐서 매립 동 배선이 형성된다.(도 9의 공정 j및 공정 k) 이상 설명한 바와 같이, 도 4(a) 내지 도 4(g)에 도시한 싱글 다마신 프로세스에 의해 실리콘 산화막 4(절연층)에 트렌치(배선홈)(21)를 형성할 때 다층 레지스트 중간층인 TEOS막(6)이나 피가공막인 실리콘 산화막(4)의 에칭에 CF4/C3H2F4혼합 가스를 포함하는 에칭 가스를 이용한다. 이로써 정도 좋게 트렌치(배선홈)를 형성할 수 있고, 배선 간 쇼트 마진의 감소를 방지할 수 있다.
[실시예 2]
도 5(a) 내지 도 5(g)를 이용하여 본 실시예에 있어서 듀얼 다마신 프로세스의 트렌치(배선홈) 가공 방법에 대해서 설명한다.
도 5(a)는 반도체 웨이퍼 표면에 복수의 다른 층간 절연막이 형성되고 그 위에 4층으로 되는 다층 레지스트가 형성된 적층막 구조의 에칭 가공 전의 상태를 나타내고, 도 5(b)는 다층 레지스트막을 구성하는 BARC막 및 TEOS막의 에칭 가공 후의 상태를 나타내고 있다. 층간 절연막(10)의 일부에는 Cu배선(11)이 형성되고 있다. 층간 절연막(10)은 예를 들면 탄소 첨가 실리콘 산화막(SiCO막) 등의 유기 절연막으로 되고, 실리콘 산화막보다도 낮은 유전율을 가진다. 층간 절연막(10) 위에는 장벽막(SiCN막)(12)이 형성되고 있다.
장벽막(SiCN막)(12) 위에는 트렌치(배선홈)가 형성되는 피가공 막인 3층 구조의 층간 절연층이 형성되어 있다. 이 3층의 층간 절연층은 하층부터 순서대로, 저유전율 막(A13), 저유전율 막(B14), 실리콘 산화막(15)으로 구성되어 있다. 저유전율 막(A13) 및 저유전율 막(B14)은 각각의 유전율이 다른 재료나 유기계 저유전율막, 무기계 저유전율막을 사용하고 있으며, 실리콘 산화막보다 낮은 유전율을 갖고 있다. 또한 이들 막의 적층되는 순서는 필요로 하는 층간 절연층의 유전율에 따라서 적절하게 변경 가능하다.
도 5(a)에서는 이미 비어홀이 형성된 상태가 도시되어 있다. 비어홀의 형성은 저유전율 막(A13), 저유전율 막(B14), 실리콘 산화막(15)에 CF4/C3H2F4혼합 가스를 이용한 드라이 에칭에 의해 이루어진다. 이때의 CF4/C3H2F4혼합 가스의 조건은 표 1 또는 표 2에 나타낸 조건과 같다.
3층의 층간 절연층 위에는 실시예 1과 마찬가지로 4층으로 된 다층 레지스트가 형성되어 있다. 이 4층의 다층 레지스트는 도 5(a)에 도시한 바와 같이, 하층부터 순서대로, 하층 레지스트 막(16), 중간층인 TEOS막(17), 노광시의 반사 방지막이 되는 BARC막(18), 포토 레지스트 막(19)으로 구성되어 있다. 또한 TEOS막(17)은 절연막으로서의 일례이며, 다른 재료의 막이라도 좋다.
포토 레지스트 막(19)은 ArF레이저에 의한 ArF노광으로 감광하는 ArF레지스트이다. 포토 레지스트 막(19)에는 ArF노광 장치를 이용한 포토리소그라피에 의해 반도체 장치의 배선 패턴이나 회로 패턴 등 소정의 패턴이 형성되어 있다.
3층의 층간 절연막, 즉 저유전율 막(A13), 저유전율 막(B14), 실리콘 산화막(15)에는 미리 비어 필(20)이 형성되어 있다. 이 비어 필(20)은 드라이 에칭에 의해 3층의 층간 절연막에 비어홀(컨택트 홀)을 형성한 후 비어 필 재를 충전함으로써 형성된다.
도 5(a)~5(g)에 이르는 처리는 표 3에 나타내는 드라이 에칭 조건에 의해 행한다. 실시예 1과 마찬가지로, 도 7과 같은 드라이 에칭 장치를 사용하여 실행한다. 또 에칭을 하는 절연막의 재료에 의해서 CF4/C3H2F4혼합 가스에 O2가스, N2가스 또는 Ar가스를 필요에 따라서 적절히 첨가할 수 있는 것은 실시예 1과 같다.
또한 표 3의 스텝 1은 BARC막(18)을 에칭하는 공정 조건이다. 표 3의 스텝 2는 중간층인 TEOS막(17)을 에칭하는 공정 조건이다. 표 3의 스텝 3은 하층 레지스트(16)를 에칭하는 공정 조건이다. 표 3의 스텝 4는 실리콘 산화막(15) 및 저유전율 막(B14)의 일부를 에칭하는 공정 조건이다. 표 3단계 5는 장벽 막(12)을 에칭하는 공정 조건이다.
[표 3]
Figure pat00011
먼저, 도 5(a) 및 도 5(b)와 같이 포토 레지스트 막(19)을 마스크로 해서 BARC막(18)을 에칭한다. 이 드라이 에칭에는 CF4/O2의 혼합가스를 이용한다.(표 3의 스텝 1)의 경우 포토 레지스트 막(19)도 에칭되기 때문에 포토 레지스트 막(19)의 막후가 감소한다.
다음으로 도 5(b) 및 도 5(c)와 같이 레지스트 막(19) 및 패턴화된 BARC막(18)을 마스크로 TEOS막(17)의 드라이 에칭을 한다. 이 드라이 에칭에는 CF4/C3H2F4/O2의 혼합 가스 혹은 CF4/C3H2F4/N2의 혼합 가스를 이용한다.(표 3의 스텝 2)이 때 TEOS막(17), BARC막(18), 포토 레지스트 막(19)의 측벽에 디포지션 막(반응 생성물)(9)이 형성되기 때문에 그들 막의 사이드 에칭을 방지할 수 있다. 또한, TEOS막(17)과 함께 레지스트 막(19)도 에칭되기 때문에 레지스트 막(19)의 막후는 더 감소한다. 또한 이 공정에서 O2가스를 첨가하는 경우에는 후술하는 실리콘 산화막(15)을 에칭하는 공정보다도 O2가스의 첨가양을 적게 하는 것이 바람직하다.
이어서 도 5(c) 및 도 5(d)와 같이 레지스트 막(19) 및 패터닝된 BARC막(18), TEOS막(17)의 측벽에 디포지션 막(9)이가 형성된 상태에서 포토레지스토 막(19)과 디포지션 막(9)을 마스크로 하층 레지스트 막(16)의 드라이 에칭을 한다. 이 드라이 에칭에는 N2/O2의 혼합 가스나 N2/O2의 혼합 가스에 CH2F2를 첨가한 혼합 가스를 이용한다.(표 3의 스텝 3) 이때 하층 레지스트(16)과 함께 상층의 포토 레지스트 막(19) 및 BARC막(18)도 함께 에칭 제거된다. 또한 이때 디포지션 막(9)도 제거된다.
그 후, 도 5(d) 및 도 5(e)와 같이, 패턴화된 TEOS막(17) 및 하층 레지스트(16)를 마스크로 3층의 층간 절연막을 구성하는 실리콘 산화막(15) 및 저저유전율 막(B14)의 일부의 드라이 에칭을 한다. 이 드라이 에칭에는 CF4/C3H2F4/O2의 혼합 가스 혹은 CF4/C3H2F4/N2의 혼합 가스를 이용하고 있다.(표 3의 스텝 4) 이 경우 저유전율 막(14), 실리콘 산화막(15), 하층 레지스트(16)의 측벽에 디포지션 막(반응 생성물)(9)이 만들어지기 때문에 그들 막의 사이드 에칭을 방지할 수 있다.
특히 CF4/C3H2F4/N2의 혼합 가스를 이용함으로써 저유전율 막(B14) 측면 에이C칭을 보다 효과적으로 억제할 수 있다. 또한, 실리콘 산화막(15)을 에칭할 때는 CF4/C3H2F4/O2의 혼합 가스를 이용하는 것이 바람직하다. 또한 그 경우에는 전술한 TEOS막(17)를 에칭 공정보다도 O2가스의 첨가 양을 줄이는 것이 바람직하다. 또 상기와 같이, 저유전율 막(B14)을 에칭할 경우에는 CF4/C3H2F4/N2의 혼합 가스를 이용하는 것이 바람직하다.
또한, 도 5(e) 및 도 5(f)와 같이 산소(O2)가스의 애싱에 의해 하층 레지스트(16) 디포지션 막(반응 생성물)(9), 저유전율 막(B14) 및 저유전율 막(A13)의 일부 및 비아 필(20)을 제거한다.
마지막으로, 도 5(f) 및 도 5(g)와 같이 비어필의 바닥 부분의 장벽 막(12)을 드라이 에칭으로 제거함으로써, 듀얼 다마신 프로세스의 트렌치(배선홈)(21) 및 하층의 Cu배선(11)과의 컨택트(비어)를 형성하기 위한 비어홀을 형성한다.(표 3의 스텝 5)
이상 설명한 바와 같이, 본 실시예의 반도체 장치의 제조 방법에 의하면, 듀얼 다마신 프로세스에 있어서 실리콘 산화막이나 탄소 첨가 실리콘 산화막(SiCO막)등의 저유전율 막을 포함한 적층 구조의 층간 절연막에 드라이 에칭으로 트렌치(배선)을 형성할 경우에 사이드 에칭을 효과적으로 억제할 수 있으며, 보다 정밀한 트렌치(배선홈) 가공이 가능하다.
또 본 실시의 형태에서는 층간 절연 피막으로서 저유전율 막(A13), 저유전율 막(B14) 및 비 실리콘 산화막(15)를 포함하는 예를 개시했지만, 이에 국한되지 않고 저유전율 막(A13) 및 저유전율 막(B14)의 2층의 막도 좋고 단층의 막이라도 좋다.
[실시예 3]
도 8 및 도 9를 이용하여 실시예 1 또는 실시예 2에서 설명한 프로세스 흐름에 의한 첨단 마이컴과 첨단 SOC제품, 고기능인 액정 드라이버 등의 반도체 장치의 제조 방법에 대해서 설명한다. 도 8은 반도체 장치의 제조 공정의 개요를 나타낸 흐름도이다. 또 도 9는 반도체 장치의 제조 공정의 전 공정의 개요를 나타낸 흐름도이다.
반도체 장치의 제조 공정은 도 8과 같이 크게 나누면 3공정으로 분류된다.
우선, 반도체 회로를 설계하고 그 회로 설계에 기초하여 마스크를 작성한다.
다음에, 전 공정이 불리는 웨이퍼 처리 공정에서 실리콘 등의 반도체 기판(웨이퍼)의 표면에 각종 표면 처리를 복수회 반복함으로써 집적 회로를 형성한다. 이 전 공정은 크게 나누면 도 8에 도시한 바와 같이, 소자 간 분리층 형성을 하는 공정, MOS트랜지스터 등 소자 형성을 하는 공정 각 소자 및 트랜지스터 간에 배선을 형성하는 배선 형성 공정, 완성한 웨이퍼를 검사하는 공정 등이 있다.
더욱이, 후공정에서 표면에 집적 회로가 형성된 웨이퍼를 개별적으로 분리되면서 반도체 장치로서 조립, 검사를 행한다.
웨이퍼 처리 공정 이전 공정에서는 도 9에 나타내는 복수의 표면 처리 a공정에서 l공정이 복수회 반복된다.
먼저, 반도체 기판인 웨이퍼의 표면을 세정하고, 웨이퍼 표면에 부착된 이물질이나 불순물을 제거한다.(공정 a)
다음에 CVD장치 등을 이용하여, 웨이퍼 표면에 박막을 성막한다. 이 박막은 실리콘 산화막과 저유전율 막 같은 층간 절연막이나 알루미늄 막 같은 배선을 형성하기 위한 막 등이다.(공정 b)
웨이퍼 표면에 박막을 성막한 뒤 표면에 부착된 이물질이나 불순물을 다시 세정함으로써 제거한다.(공정 c)
층간 절연막과 배선을 형성하기 위한 막이 표면에 성막된 웨이퍼 위에 감광성 재료 등으로 되는 레지스트 재료를 도포하다.(공정 d)
소망의 회로 패턴이 형성된 마스크를 이용하여 예를 들면 ArF노광 장치 등의 노광 장치에 의해 회로 패턴을 레지스트에 전사한다.(공정 e)
현상 처리에서 불필요한 부분의 레지스트를 제거하고 웨이퍼 상의 레지스트에 소망의 회로 패턴을 형성한다.(공정 f)
소망의 회로 패턴이 형성된 레지스트를 에칭 마스크로서 드라이 에칭 장치에 의해 웨이퍼 상에 성막된 박막의 불필요한 부분을 에칭으로 제거하고 박막에 소망의 회로 패턴을 형성한다. 실시예 1 또는 실시예 2에 있어서 트렌치(배선홈)의 형성에 해당한다.(공정 g)
그 후 필요에 따라서, 이온 주입 장치로 웨이퍼 표면에 불순물 주입을 한다.(공정h)
웨이퍼 상에 형성한 레지스트를 애싱 처리나 세정에 의해 박리(제거)한다.(공정i)
싱글 다마신 프로세스 또는 듀얼 다마신 프로세스에 의해 매립 동 배선을 형성할 경우 계속해서, 에칭(공정 g)에 의해 박막을 형성한 트렌치(배선홈)나 비어 홀 내에 동(Cu)을 도금 처리로 매립한다.(공정 j)
웨이퍼 표면에 형성된 여분의 동(Cu)을 Cu-CMP연마에 의해 제거한다.(공정 k)
마지막으로, 웨이퍼 상의 이물질의 유무나 박막에 소망의 회로 패턴이 정확하게 형성되어 있는지 여부를 이물 검사 장치와 외관 검사 장치로 검사한다.(공정 l)
또한 상기 a공정에서 l공정의 사이에서 필요에 따라서 웨이퍼의 세정 및 건조 등의 처리가 행해진다.
본 실시예의 반도체 장치의 제조 방법에서는 실시예 1 혹은 실시예 2에서 설명한 싱글 다마신 프로세스나 듀얼 다마신 프로세스를 상기의 공정 g에 적용하고 매립하는 동(銅) 배선을 형성한다. 즉, 공정 g의 드라이 에칭에서, 에칭 가스로서 CF4/C3H2F4를 포함한 혼합 가스를 이용하여 다층 레지스트의 중간층인 실리콘 산화막의 에칭 또는 트렌치(배선홈)의 형성을 위한 에칭을 행하고, 형성된 트렌치(배선 홈)와 비어홀에 공정 j의 Cu(동)도금 처리 및 공정 k의 Cu-CMP연마에 의해 매립 동배선을 형성한다.
이상과 같이 실시예 1 또는 실시예 2에서 설명한 프로세스 흐름을 첨단 마이컴과 첨단 SOC제품 등의 반도체 장치의 제조 공정에 적용함으로써 정확도 정도가 좋은 트렌치(배선홈)을 형성할 수 있고, 첨단 마이컴과 첨단 SOC제품 등의 반도체 장치의 제조 수율이나 공정 수율을 향상할 수 있다.
이상 본 발명자에 의해 만들어진 발명을 실시형태에 기초하여 구체적으로 설명했지만, 본 발명은 위의 실시형태로 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 여러 가지로 변경 가능한 것임은 말할 필요도 없다.
1,4,15… 실리콘 산화막, 2… W플러그, 3… 장벽막(SiCN막), 5,16… 하층 레지스트 막, 6,17… 실리콘 산화막(TEOS막), 7,18…BARC막, 8,19… 포토 레지스트 막, 9… 디포지션 막(반응 생성물), 10… 층간 절연막, 11… Cu배선, 12… 장벽 막, 13… 저유전율 막 A, 14… 저유전율 막 B, 20… 비어필, 21… 트렌치(배선홈), 22… 하부 전극, 23… 상부 전극, 24… 고주파 전원 A, 25… 고주파 전원 B, 26… 반도체 웨이퍼, 27… 플라스마

Claims (14)

  1. (a) 반도체 웨이퍼의 주면에 피가공막을 형성하는 공정,
    (b) 상기 피가공막을 덮도록 상기 피가공막 상에 제1 레지스트막을 형성하는 공정,
    (c) 상기 제1 레지스트막을 덮도록 상기 제1 레지스트막 위에 제1 절연막을 형성하는 공정,
    (d) 상기 제1 절연막을 덮도록 상기 제1 절연막 위에 제2 레지스트막을 형성하는 공정,
    (e) 포토리소그라피에 의해 상기 제2 레지스트 막에 소정의 패턴을 전사하는 공정,
    (f) 상기(e)공정 후 적어도 CF4가스와 C3H2F4가스와 O2가스를 그 성분에 포함하는 혼합 가스를 이용하여 상기 제1 절연막에 제1 드라이 에칭 처리를 실시하는 공정,
    을 갖는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 (f)공정의 제1 드라이 에칭 처리에 이용하는 혼합 가스 유량은 CF4 > C3H2F4인 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 제1 절연막은 실리콘 산화막이며,
    상기 (f)공정의 제1 드라이 에칭 처리에 이용하는 혼합 가스 유량은 CF4 > O2 > C3H2F4인 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 (f)공정의 제1 드라이 에칭 처리에 이용하는 혼합 가스는 Ar가스를 더 포함하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 (e)공정에서 상기 포토리소그라피는 ArF레이저에 의한 ArF노광이며, 상기 제2 레지스트막은 ArF레지스트막인 반도체 장치의 제조 방법.
  6. 제1항에 있어서,
    (g) 상기 (f)공정 후 상기 제2 레지스트 막을 제거하는 공정,
    (h) 상기 (g)공정 후 상기 제1 절연막을 마스크로 해서, 상기 제1 레지스트막을 가공하는 공정,
    (i) 상기 (h)공정 후 상기 제1 레지스트막을 마스크로 해서, 상기 피가공막에 제2 드라이 에칭 처리를 실시하는 공정,
    을 갖는 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 피가공막은 실리콘 산화막으로 되는 층을 포함하는 적층막이고,
    상기 실리콘 산화막을 에칭할 때, 적어도 CF4가스와 C3H2F4가스와 O2가스를 그 성분에 포함하는 혼합 가스를 이용하여 상기 제2 드라이 에칭 처리를 행하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 피가공막을 에칭함으로써 상기 피가공막에 동 배선 형성을 위한 배선 구조를 형성하는 반도체 장치의 제조 방법.
  9. 제7항에 있어서,
    상기 실리콘 산화막을 에칭할 때, 상기 제2 드라이 에칭 처리에 이용하는 혼합 가스 유량은 CF4 > O2 > C3H2F4인 반도체 장치의 제조 방법.
  10. 제7항에 있어서,
    상기 제1 드라이 에칭 처리에 이용하는 혼합 가스 중의 O2가스 유량은 상기 제2 드라이 에칭 처리에 이용하는 혼합 가스 중의 O2가스 유량보다 적은 반도체 장치의 제조 방법.
  11. 제6항에 있어서,
    상기 피가공막은 탄소첨가 실리콘 산화막으로 되는 층을 포함하고,
    상기 탄소 첨가 실리콘 산화막을 에칭할 때, 적어도 CF4가스와 C3H2F4가스와 N2가스를 그 성분에 포함하는 혼합 가스를 이용하여 상기 제2 드라이 에칭 처리를 행하는 반도체 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 탄소 첨가 실리콘 산화막을 에칭할 때 상기 제2 드라이 에칭 처리에 이용하는 혼합 가스의 유량은 CF4 > C3H2F4인 반도체 장치의 제조 방법.
  13. 제11항에 있어서,
    상기 탄소 첨가 실리콘 산화막을 에칭할 때, 상기 제2 드라이 에칭 처리에 이용하는 혼합 가스의 유량은 CF4 > N2 > C3H2F4인 반도체 장치의 제조 방법.
  14. 제11항에 있어서,
    상기 탄소 첨가 실리콘 산화막을 에칭할 때, 상기 제2 드라이 에칭 처리에 이용하는 혼합 가스는 Ar가스를 더 포함한 반도체 장치의 제조 방법.



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