JPH10116900A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH10116900A JPH10116900A JP26996996A JP26996996A JPH10116900A JP H10116900 A JPH10116900 A JP H10116900A JP 26996996 A JP26996996 A JP 26996996A JP 26996996 A JP26996996 A JP 26996996A JP H10116900 A JPH10116900 A JP H10116900A
- Authority
- JP
- Japan
- Prior art keywords
- film
- sog
- sog film
- insulating film
- metal wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 エッチバック工程と第２絶縁膜形成工程との
間での水分の吸収を妨げることができ、金属配線の信頼
性の低下を引き起こさない半導体装置を製造することを
目的とする。 【解決手段】 半導体素子の形成された基板上に金属配
線を形成する工程と、金属配線を覆うように第１絶縁膜
を形成する工程と、第１絶縁膜上にＳＯＧ膜を形成する
工程と、ＣＶＤ装置のチャンバー内でＳＯＧ膜をドライ
エッチングすることによって平坦化した後同一チャンバ
ー内で第２絶縁膜を形成する工程とを含むことを特徴と
する。
間での水分の吸収を妨げることができ、金属配線の信頼
性の低下を引き起こさない半導体装置を製造することを
目的とする。 【解決手段】 半導体素子の形成された基板上に金属配
線を形成する工程と、金属配線を覆うように第１絶縁膜
を形成する工程と、第１絶縁膜上にＳＯＧ膜を形成する
工程と、ＣＶＤ装置のチャンバー内でＳＯＧ膜をドライ
エッチングすることによって平坦化した後同一チャンバ
ー内で第２絶縁膜を形成する工程とを含むことを特徴と
する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関するものであり、第１絶縁膜上にＳＯＧ膜を形
成した後、ドライエッチングで平坦化して第２絶縁膜を
形成する半導体装置の製造方法に関する。
方法に関するものであり、第１絶縁膜上にＳＯＧ膜を形
成した後、ドライエッチングで平坦化して第２絶縁膜を
形成する半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年、半導体装置は微細化する傾向にあ
るが、これに伴い多層配線構造が多く用いられるように
なってきた。多層配線を実現する際、パターン段差の凹
凸形状が増大する。そのため、多層化によるパターン段
差部における配線の断線を低減させる技術、すなわち平
坦化技術が必要であり、その主眼は層間絶縁膜の平坦化
におかれている。層間絶縁膜の平坦化については、従来
から、ＳＯＧを用いて平坦化する技術が用いられてき
た。すなわち、半導体素子が形成された基板上に金属配
線を形成した後、ＣＶＤ装置を用いて第１絶縁膜を形成
し、次いで、ＳＯＧ溶液を回転塗布し、ベーキングする
ことによって基板上の段差を緩和するように、ウエハー
表面に平坦化膜を形成する。ところが、ＳＯＧ膜はスト
レスにより膜の内部応力が大きくなり膜クラックが発生
しやすくなるという欠点があった。また、水分を吸収し
たＳＯＧ膜がビアホールの側壁に露出したり、ガスを発
生させたりすると、金属配線間の電気的接続が良好でな
くなり、金属配線の信頼性の低下を引き起こすことにな
る。そこで、ＳＯＧ膜がビアホール側壁に露出しないよ
うにするため、平坦化技術とエッチバック技術とを併用
し、ＳＯＧの平坦化膜形成後に、エッチバックによって
ＳＯＧ膜をエッチングして表面形状を平坦化させてか
ら、プラズマＣＶＤ装置を用いて第２絶縁膜を形成して
いた。
るが、これに伴い多層配線構造が多く用いられるように
なってきた。多層配線を実現する際、パターン段差の凹
凸形状が増大する。そのため、多層化によるパターン段
差部における配線の断線を低減させる技術、すなわち平
坦化技術が必要であり、その主眼は層間絶縁膜の平坦化
におかれている。層間絶縁膜の平坦化については、従来
から、ＳＯＧを用いて平坦化する技術が用いられてき
た。すなわち、半導体素子が形成された基板上に金属配
線を形成した後、ＣＶＤ装置を用いて第１絶縁膜を形成
し、次いで、ＳＯＧ溶液を回転塗布し、ベーキングする
ことによって基板上の段差を緩和するように、ウエハー
表面に平坦化膜を形成する。ところが、ＳＯＧ膜はスト
レスにより膜の内部応力が大きくなり膜クラックが発生
しやすくなるという欠点があった。また、水分を吸収し
たＳＯＧ膜がビアホールの側壁に露出したり、ガスを発
生させたりすると、金属配線間の電気的接続が良好でな
くなり、金属配線の信頼性の低下を引き起こすことにな
る。そこで、ＳＯＧ膜がビアホール側壁に露出しないよ
うにするため、平坦化技術とエッチバック技術とを併用
し、ＳＯＧの平坦化膜形成後に、エッチバックによって
ＳＯＧ膜をエッチングして表面形状を平坦化させてか
ら、プラズマＣＶＤ装置を用いて第２絶縁膜を形成して
いた。
【０００３】
【発明が解決しようとする課題】しかし、上記の工程に
はまだ問題点が残されていた。すなわち、エッチバック
によって金属配線段差形状凸部におけるＳＯＧ膜は除去
されるが、金属配線間の凹部におけるＳＯＧ膜は除去さ
れずそのまま残されるので、エッチバック工程から第２
絶縁膜形成工程へ移行する間に、例えばウエハーが装置
間を搬送されるとウエハーが大気に晒されることにな
る。ウエハーが大気に晒されると、除去されずに残った
ＳＯＧ膜が大気中の水分を吸収して、半導体素子の信頼
性を低下させる原因になるという問題がまだ解決されて
なかった。そこで本発明者らは、第１絶縁膜を形成した
後、金属配線間の凹部に残ったＳＯＧ膜を大気に晒さな
いようにすることによって、かかる問題を解決すること
ができることを見出し、本発明をするにいたった。すな
わち、本発明はエッチング機能とデポジション機能との
両方を備えたプラズマＣＶＤ装置を用いて、ＳＯＧ膜の
エッチバック工程と第２絶縁膜形成工程とを連続処理す
ることにより、両工程間におけるＳＯＧ膜の水分吸収を
防ぐことができる半導体装置の製造方法に関する。
はまだ問題点が残されていた。すなわち、エッチバック
によって金属配線段差形状凸部におけるＳＯＧ膜は除去
されるが、金属配線間の凹部におけるＳＯＧ膜は除去さ
れずそのまま残されるので、エッチバック工程から第２
絶縁膜形成工程へ移行する間に、例えばウエハーが装置
間を搬送されるとウエハーが大気に晒されることにな
る。ウエハーが大気に晒されると、除去されずに残った
ＳＯＧ膜が大気中の水分を吸収して、半導体素子の信頼
性を低下させる原因になるという問題がまだ解決されて
なかった。そこで本発明者らは、第１絶縁膜を形成した
後、金属配線間の凹部に残ったＳＯＧ膜を大気に晒さな
いようにすることによって、かかる問題を解決すること
ができることを見出し、本発明をするにいたった。すな
わち、本発明はエッチング機能とデポジション機能との
両方を備えたプラズマＣＶＤ装置を用いて、ＳＯＧ膜の
エッチバック工程と第２絶縁膜形成工程とを連続処理す
ることにより、両工程間におけるＳＯＧ膜の水分吸収を
防ぐことができる半導体装置の製造方法に関する。
【０００４】
【課題を解決するための手段】本発明は、半導体素子の
形成された基板上に金属配線を形成する工程と、前記金
属配線を覆うように第１絶縁膜を形成する工程と、前記
第１絶縁膜上にＳＯＧ膜を形成する工程と、ＣＶＤ装置
のチャンバー内で前記ＳＯＧ膜を均一にドライエッチン
グすることによって平坦化した後連続して同一チャンバ
ー内で第２絶縁膜を形成する工程とを含むことを特徴と
する。
形成された基板上に金属配線を形成する工程と、前記金
属配線を覆うように第１絶縁膜を形成する工程と、前記
第１絶縁膜上にＳＯＧ膜を形成する工程と、ＣＶＤ装置
のチャンバー内で前記ＳＯＧ膜を均一にドライエッチン
グすることによって平坦化した後連続して同一チャンバ
ー内で第２絶縁膜を形成する工程とを含むことを特徴と
する。
【０００５】具体的には、第１絶縁膜上にＳＯＧ膜を形
成した後、エッチングガスを導入したプラズマＣＶＤ装
置のチャンバー内で、ウエハー全面について均一にエッ
チングを行う。エッチング終了後、チャンバー内を真空
引きしてからＮ2 パージを行い、次いで、再度真空引き
を行ってチャンバー内のエッチングガスを完全に排気す
る。その後、所定の圧力下でデポジションガスを導入
し、再度プラズマを発生させて第２絶縁膜を形成するこ
とにより、半導体装置を製造する。
成した後、エッチングガスを導入したプラズマＣＶＤ装
置のチャンバー内で、ウエハー全面について均一にエッ
チングを行う。エッチング終了後、チャンバー内を真空
引きしてからＮ2 パージを行い、次いで、再度真空引き
を行ってチャンバー内のエッチングガスを完全に排気す
る。その後、所定の圧力下でデポジションガスを導入
し、再度プラズマを発生させて第２絶縁膜を形成するこ
とにより、半導体装置を製造する。
【０００６】
【発明の実施の形態】まず半導体素子の形成された基板
上に金属配線用の薄膜を形成してから、その上に金属配
線をパターニングして金属配線を形成する。次いで、Ｃ
ＶＤ法により第１絶縁膜を金属配線を形成した基板上に
形成する。但し、かかる絶縁膜は二酸化珪素膜でもよい
し、その他の絶縁膜でもよい。その後、第１絶縁膜上に
ＳＯＧ溶液を回転塗布して配線段差形状の凹部をＳＯＧ
で埋め込み、ベーキングを行いウエハー表面の凹凸の平
坦化を行う。このような平坦化膜を設けたウエハーをＣ
ＶＤ装置のチャンバーの中に入れ、チャンバー内にエッ
チングガスを導入してプラズマを発生させエッチングを
行う。その結果、ウエハー表面のＳＯＧ膜が均一にエッ
チングされ、ＳＯＧ膜がビアホール側壁に露出しないよ
うになる。エッチングは通常の方法で行われるが、エッ
チングガスの種類等のエッチング条件については、特に
限定はない。かかるエッチバック工程終了後、チャンバ
ーを大気解放せずにエッチングガスをデポジションガス
に置換して再度プラズマを発生させ第２絶縁膜を連続し
て形成する。かかる第２絶縁膜は二酸化珪素膜でもよい
し、その他の絶縁膜でもよい。かかる方法で層間絶縁膜
を形成すると、ＳＯＧ膜をビアホール側壁に露出しない
ようにするという従来の目的を達成することができるだ
けでなく、凹部に残ったＳＯＧ膜の水分吸収を妨げるこ
とができ、信頼性の高い半導体装置を製造することがで
きる。
上に金属配線用の薄膜を形成してから、その上に金属配
線をパターニングして金属配線を形成する。次いで、Ｃ
ＶＤ法により第１絶縁膜を金属配線を形成した基板上に
形成する。但し、かかる絶縁膜は二酸化珪素膜でもよい
し、その他の絶縁膜でもよい。その後、第１絶縁膜上に
ＳＯＧ溶液を回転塗布して配線段差形状の凹部をＳＯＧ
で埋め込み、ベーキングを行いウエハー表面の凹凸の平
坦化を行う。このような平坦化膜を設けたウエハーをＣ
ＶＤ装置のチャンバーの中に入れ、チャンバー内にエッ
チングガスを導入してプラズマを発生させエッチングを
行う。その結果、ウエハー表面のＳＯＧ膜が均一にエッ
チングされ、ＳＯＧ膜がビアホール側壁に露出しないよ
うになる。エッチングは通常の方法で行われるが、エッ
チングガスの種類等のエッチング条件については、特に
限定はない。かかるエッチバック工程終了後、チャンバ
ーを大気解放せずにエッチングガスをデポジションガス
に置換して再度プラズマを発生させ第２絶縁膜を連続し
て形成する。かかる第２絶縁膜は二酸化珪素膜でもよい
し、その他の絶縁膜でもよい。かかる方法で層間絶縁膜
を形成すると、ＳＯＧ膜をビアホール側壁に露出しない
ようにするという従来の目的を達成することができるだ
けでなく、凹部に残ったＳＯＧ膜の水分吸収を妨げるこ
とができ、信頼性の高い半導体装置を製造することがで
きる。
【０００７】
【実施例】以下、本発明を図１（ａ）〜（ｃ）を用いて
具体的に説明する。まず、図１（ａ）を用いて、半導体
素子の形成された基板上にＳＯＧ膜を形成する工程を説
明する。半導体素子の形成された基板１上に、金属配線
用の薄膜としてアルミニウムをスパッタリング法で蒸着
させる。次いで、第１金属配線をパターニングして第１
金属配線２を形成する。プラズマＣＶＤ装置を用いて二
酸化珪素からなる第１絶縁膜３を形成し、その上にＳＯ
Ｇ溶液を回転塗布し、ベーキングして第１絶縁膜３全体
を覆って平坦になるようにＳＯＧ膜４を形成する。次
に、図１（ｂ）を用いてＳＯＧ膜を平坦化する工程を説
明する。ＳＯＧ膜を形成した基板をプラズマＣＶＤ装置
のチャンバーの中に入れてから、チャンバー内にエッチ
ングガスを導入し、プラズマを発生させてウエハー上の
ＳＯＧ膜を均一にエッチングした。これにより、ＳＯＧ
膜４は配線段差形状の凸部におけるＳＯＧ膜４が除去さ
れ凹部にのみＳＯＧ膜４が残された。但しエッチング条
件は、エッチングガスとしてＣＦ4 を８００ｓｃｃｍお
よびＯ2 を２００ｓｃｃｍ用い、圧力は０．８Ｔｏｒ
ｒ、ＲＦパワーは１・５ｋｗであった。次に、図１
（ｃ）を用いてエッチバックにより表面が平坦化したウ
エハー上に第２絶縁膜を形成する工程を説明する。エッ
チバック終了後、チャンバー内を３分間真空引きしてか
らＮ2 パージを２分間実施する。次いで、再度真空引き
を３分間実施した後、所定の圧力下でデポジションガス
を導入し、再度プラズマを発生させて、二酸化珪素の第
２絶縁膜５を形成する。但し、デポジションガスとして
ＳｉＨ4 を５０ｓｃｃｍ、Ｏ2 を５０ｓｃｃｍ用い、圧
力は０・３５Ｔｏｒｒ、ＲＦパワーは０．５ｋＷで行っ
た。なお、本発明の半導体装置は多層構造をとることが
でき、本発明の方法に従って製造された図１（ｃ）のウ
エハーにビアホール６を設けて、例えば図示されてない
第２金属配線と接続することができる。図１（ｃ）から
も明らかなように、本発明によれば半導体装置のＳＯＧ
膜４はビアホール６の側壁に露出していない。
具体的に説明する。まず、図１（ａ）を用いて、半導体
素子の形成された基板上にＳＯＧ膜を形成する工程を説
明する。半導体素子の形成された基板１上に、金属配線
用の薄膜としてアルミニウムをスパッタリング法で蒸着
させる。次いで、第１金属配線をパターニングして第１
金属配線２を形成する。プラズマＣＶＤ装置を用いて二
酸化珪素からなる第１絶縁膜３を形成し、その上にＳＯ
Ｇ溶液を回転塗布し、ベーキングして第１絶縁膜３全体
を覆って平坦になるようにＳＯＧ膜４を形成する。次
に、図１（ｂ）を用いてＳＯＧ膜を平坦化する工程を説
明する。ＳＯＧ膜を形成した基板をプラズマＣＶＤ装置
のチャンバーの中に入れてから、チャンバー内にエッチ
ングガスを導入し、プラズマを発生させてウエハー上の
ＳＯＧ膜を均一にエッチングした。これにより、ＳＯＧ
膜４は配線段差形状の凸部におけるＳＯＧ膜４が除去さ
れ凹部にのみＳＯＧ膜４が残された。但しエッチング条
件は、エッチングガスとしてＣＦ4 を８００ｓｃｃｍお
よびＯ2 を２００ｓｃｃｍ用い、圧力は０．８Ｔｏｒ
ｒ、ＲＦパワーは１・５ｋｗであった。次に、図１
（ｃ）を用いてエッチバックにより表面が平坦化したウ
エハー上に第２絶縁膜を形成する工程を説明する。エッ
チバック終了後、チャンバー内を３分間真空引きしてか
らＮ2 パージを２分間実施する。次いで、再度真空引き
を３分間実施した後、所定の圧力下でデポジションガス
を導入し、再度プラズマを発生させて、二酸化珪素の第
２絶縁膜５を形成する。但し、デポジションガスとして
ＳｉＨ4 を５０ｓｃｃｍ、Ｏ2 を５０ｓｃｃｍ用い、圧
力は０・３５Ｔｏｒｒ、ＲＦパワーは０．５ｋＷで行っ
た。なお、本発明の半導体装置は多層構造をとることが
でき、本発明の方法に従って製造された図１（ｃ）のウ
エハーにビアホール６を設けて、例えば図示されてない
第２金属配線と接続することができる。図１（ｃ）から
も明らかなように、本発明によれば半導体装置のＳＯＧ
膜４はビアホール６の側壁に露出していない。
【０００８】
【発明の効果】以上説明したように、本発明の方法によ
れば、ＳＯＧ膜がビアホールに露出することを防止する
ことができ、また、エッチバック工程と第２絶縁膜形成
工程との間で、凹部に残ったＳＯＧ膜が水分を吸収する
ことを防止できた。従って、本発明の方法により製造さ
れた半導体装置は、高い信頼性が期待できる装置であっ
た。
れば、ＳＯＧ膜がビアホールに露出することを防止する
ことができ、また、エッチバック工程と第２絶縁膜形成
工程との間で、凹部に残ったＳＯＧ膜が水分を吸収する
ことを防止できた。従って、本発明の方法により製造さ
れた半導体装置は、高い信頼性が期待できる装置であっ
た。
【図１】本発明の半導体装置の製造工程を示すウエハー
断面図である。
断面図である。
１ 半導体素子の形成された基板 ２ 第１金属配線 ３ 第１絶縁膜 ４ ＳＯＧ膜 ５ 第２絶縁膜 ６ ビアホール
Claims (1)
- 【請求項１】 半導体素子の形成された基板上に金属配
線を形成する工程と、前記金属配線を覆うように第１絶
縁膜を形成する工程と、前記第１絶縁膜上にＳＯＧ膜を
形成する工程と、ＣＶＤ装置のチャンバー内で前記ＳＯ
Ｇ膜をドライエッチングすることによって平坦化した後
連続して同一チャンバー内で第２絶縁膜を形成する工程
とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26996996A JPH10116900A (ja) | 1996-10-11 | 1996-10-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26996996A JPH10116900A (ja) | 1996-10-11 | 1996-10-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10116900A true JPH10116900A (ja) | 1998-05-06 |
Family
ID=17479756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26996996A Pending JPH10116900A (ja) | 1996-10-11 | 1996-10-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10116900A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020085397A (ko) * | 2001-05-08 | 2002-11-16 | 아남반도체 주식회사 | 반도체 소자의 제조 방법 |
| JP2009518834A (ja) * | 2005-12-08 | 2009-05-07 | フラウンホッファー−ゲゼルシャフト ツァー フェーデルング デア アンゲバンテン フォルシュング エー ファー | 基板の乾式化学処理方法及びその使用法 |
-
1996
- 1996-10-11 JP JP26996996A patent/JPH10116900A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020085397A (ko) * | 2001-05-08 | 2002-11-16 | 아남반도체 주식회사 | 반도체 소자의 제조 방법 |
| JP2009518834A (ja) * | 2005-12-08 | 2009-05-07 | フラウンホッファー−ゲゼルシャフト ツァー フェーデルング デア アンゲバンテン フォルシュング エー ファー | 基板の乾式化学処理方法及びその使用法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0496614A1 (en) | Method for forming contact hole in process of manufacturing semiconductor device | |
| JPH08264530A (ja) | 半導体装置の製造方法及び半導体装置の製造装置 | |
| JPH07335748A (ja) | 半導体素子の製造方法 | |
| KR930005238B1 (ko) | 금속박막의 평탄화 형성방법 | |
| US6235644B1 (en) | Method of improving etch back process | |
| JPH10116900A (ja) | 半導体装置の製造方法 | |
| KR100227636B1 (ko) | 반도체 소자의 콘택 홀 형성 방법 | |
| JP3362093B2 (ja) | エッチングダメージの除去方法 | |
| US7488681B2 (en) | Method for fabricating Al metal line | |
| JP3402937B2 (ja) | 半導体装置の製造方法 | |
| JP3717073B2 (ja) | 半導体装置の製造方法 | |
| JPH05217965A (ja) | 半導体装置の製造方法 | |
| JPH08181214A (ja) | 半導体装置 | |
| JPH05291415A (ja) | 半導体装置の製造方法 | |
| KR0184940B1 (ko) | 반도체 소자 제조방법 | |
| JP3022740B2 (ja) | 半導体装置の製造方法 | |
| JP2001035832A (ja) | ドライエッチング方法 | |
| JPH088231A (ja) | 膜の平坦化方法 | |
| KR20020036127A (ko) | 반도체 소자의 콘택 플러그 형성방법 | |
| KR100208448B1 (ko) | 반도체 소자의 금속층간 절연막 형성 방법 | |
| JP2000323569A (ja) | 半導体集積回路装置およびその製造方法 | |
| KR100208437B1 (ko) | 반도체 소자의 금속층 형성방법 | |
| JPH09139428A (ja) | 半導体装置 | |
| KR100646964B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| US6444585B1 (en) | Method for manufacturing semiconductor device capable of expelling argon gas |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Effective date: 20041210 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060331 |