KR100208437B1 - 반도체 소자의 금속층 형성방법 - Google Patents

반도체 소자의 금속층 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 금속층 형성 방법에 관한 것으로, 콘택홀의 노출된 실리콘 기판상에 성장된 자연산화막을 제거하는 과정에서 층간절연막의 식각 선택비 차이로 인해 발생되는 콘택홀 측벽의 변형을 방지하기 위하여 실리콘 기판상에 성장된 자연산화막을 건식 식각 방법을 이용하여 제거하므로써 콘택홀 측벽의 변형이 방지된다. 그러므로 베리어 금속층 및 금속층 형성시 금속의 층덮힘이 양호해지며, 따라서 금속층과 접합부의 접촉저항이 낮게 유지되어 소자의 동작속도가 향상되며 불량의 발생이 방지되어 소자의 수율이 향상될 수 있는 반도체 소자의 금속층 형성방법에 관한 것이다.

Description

반도체 소자의 금속층 형성 방법
본 발명은 반도체 소자의 금속층 형성 방법에 관한 것으로, 특히 콘택홀 측벽의 변형을 방지하여 금속의 층덮힘이 양호하게 이루어질 수 있도록 한 반도체 소자의 금속층 형성 방법에 관한 것이다.
일반적으로 반도체 소자의 제조 공정에서 실리콘 기판에 형성된 접합부(Junction)와 금속층 또는 금속층간의 접속은 층간절연막에 형성되는 콘택홀(Contact Hole)을 통해 이루어진다. 그런데 반도체 소자가 고집적화됨에 따라 콘택홀의 크기가 감소되기 때문에 콘택홀내에 금속을 매립시키기 어려워지며, 따라서 금속층과 접합부의 접촉저항이 증가되어 소자의 동작 속도가 저하된다. 그러면 종래 반도체 소자의 금속층 형성 방법을 제1a도 내지 제1d도를 통해 설명하면 다음과 같다.
제1a도 내지 제1d도는 종래 반도체 소자의 금속층 형성 방법을 설명하기 위한 소자의 단면도로서, 제1a도는 접합부(2)가 형성된 실리콘 기판(1)상에 제1절연막(3) 및 제2 절연막(4)을 반복적으로 형성하여 층간절연막(5)을 형성한 후 상기 접합부(2)가 노출되도록 상기 층간절연막(5)을 패터닝하여 콘택홀(6)을 형성한 상태의 단면도로서, 이때 노출된 상기 실리콘 기판(1)상에는 대기중의 노출로 인해 자연산화막(7)이 성장된다. 여기서 상기 제1절연막(3)은 산화막으로 형성되며 상기 제2절연막(4)은 BPSG(Borophospho Silicate Glass)막으로 형성된다.
제1b도는 BOE(Buffered Oxide Etchant) 용액을 이용하여 상기 자연산화막(5)을 제거한 상태의 단면도로서, 이때 상기 콘택홀(6) 측벽에 노출된 제1 및 제2절연막(3 및 4)은 BOE 용액에 대하여 각기 다른 식각 선택비를 갖기 때문에 상기 콘택홀(6)의 측벽이 요철(凹凸) 형상을 갖게 된다. 즉, BOE 용액에 대한 상기 제2절연막(4)의 식각 선택비가 상기 제1절연막(3)보다 크기 때문에 도면에 도시된 바와 같이 상기 제1절연막(3)이 상기 제2절연막(4)보다 돌출된다.
제1c도는 전체 상부면에 티타늄(Ti) 및 티타늄 나이트라이드(TiN)를 순차적으로 증착하여 베리어 금속층(8)을 형성한 후 열처리한 상태의 단면도로서, 상기 열처리에서 의해 실리콘(Si)과 티타늄(Ti)이 반응하여 상기 실리콘 기판(1)과 베리어 금속층(8)의 계면에는 티타늄 실리사이드(TiSix)와 같은 실리사이드층(8A)이 형성된다. 그러나 이때 상기 티타늄(Ti) 및 티타늄 나이트라이드(TiN)는 일반적인 방법으로 증착되기 때문에 이와 같이 작은 콘택홀(6)의 저면부에는 상기 금속 및 상기 실리사이드층(8A)이 얇게 형성되며, 따라서 티타늄 나이트라이드(TiN)를 통해 상기 실리콘 기판(1)으로 산소(O2)의 침투가 발생되어 상기 베리어 금속층(8)가 접합부(2)의 접촉 저항이 증가된다.
제1d도는 고온에서 상기 콘택홀(6)이 매립되도록 상기 베리어 금속층(8)상에 알루미늄(A1)과 같은 금속을 증착하여 금속층(9)을 형성한 상태의 단면도로서, 상기 콘택홀(6)내의 돌출된 상기 제1절연막(3)으로 인해 금속의 층덮힘이 열악해져 상기 콘택홀(6)내에 금속이 완전히 매립되지 못하며, 이러한 현상이 심하게 발생되는 경우 상기 콘택홀(6) 양측벽의 돌출된 제1절연막(3)상에만 금속이 적층되어 상기 콘택홀(6)의 저면부(A 부분)에 빈 공간이 형성된다. 그러므로 이와 같은 현상에 의해 불량이 발생되거나 금속층과 접합부의 접촉저항이 증가되어 소자의 동작 속도가 증가된다.
따라서 본 발명은 콘택홀을 형성한 후 노출된 실리콘 기판상에 성장된 자연산화막을 건식 식각으로 제거하므로써 상기한 단점을 해소할 수 있는 반도체 소자의 금속층 형성 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 금속층 형성 방법은 접합부가 형성된 실리콘 기판상에 층간절연막을 형성한 후 상기 접합부가 노출되도록 상기 층간절연막을 패터닝하여 콘택홀을 형성하는 단계와, 상기 단계로부터 상기 콘택홀 내의 노출된 실리콘 기판상에 성장된 자연산화막을 제거하기 위하여 식각을 실시하는 단계와, 상기 단계로부터 전체 상부면에 베리어 금속층을 형성한 후 산소가 플로우되는 상태에서 열처리하는 단계와, 상기 단계로부터 상기 콘택홀이 완전히 매립되도록 상기 베리어 금속층상에 금속을 증착하는 단계로 이루어지는 것을 특징으로 하며, 본 발명에 따른 다른 반도체 소자의 금속층 형성 방법은 접합부가 형성된 실리콘 기판상에 제1절연막 및 제2절연막을 반복적으로 형성하여 층간절연막을 형성한 후 상기 접합부가 노출되도록 상기 층간절연막을 패터닝하여 콘택홀을 형성하는 단계와, 상기 단계로부터 상기 콘택홀내의 노출된 실리콘 기판상에 성장된 자연산화막을 제거하기 위하여 식각을 실시하는 단계와, 상기 단계로부터 전체 상부면에 베리어 금속층을 형성한 후 산소가 플로우되는 상태에서 열처리하는 단계와, 상기 단계로부터 고온에서 상기 콘택홀이 완전히 매립되도록 상기 베리어 금속층상에 금속을 증착하는 단계로 이루어지는 것을 특징으로 한다.
제1a도 내지 제1d도는 종래 반도체 소자의 금속층 형성 방법을 설명하기 위한 소자의 단면도.
제2a도 내지 제2d도는 본 발명에 따른 반도체 소자의 금속층 형성 방법을 설명하기 위한 소자의 단면도.
제3도는 본 발명을 설명하기 위한 그래프도.
* 도면의 주요부분에 대한 부호의 설명
1,11 : 실리콘 기판 2,12 : 접합부
3,13 : 제1절연막 4,14 : 제2절연막
5,15 : 층간절연막 6,16 : 콘택홀
7,17 : 자연산화막 8,18 : 베리어 금속층
8A,18A : 실리사이드층 9,19 : 금속층
이하 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제2a도 내지 제2d도는 본 발명에 따른 반도체 소자의 금속층 형성 방법을 설명하기 위한 소자의 단면도로서,
제2a도는 접합부(12)가 형성된 실리콘 기판(11)상에 제1절연막(13) 및 제2절연막(14)을 반복적으로 형성하여 층간절연막(15)을 형성한 후 상기 접합부(12)가 노출되도록 상기 층간절연막(15)을 패터닝하여 콘택홀(16)을 형성한 상태의 단면도로서, 이때 대기증의 노출로 인하여 노출된 상기 실리콘 기판(11)상에 자연산화막(17)이 성장된다. 여기서 상기 제1절연막(13)은 산화막으로 형성되며 상기 제2절연막(14)은 BPSG막으로 형성된다.
제2b도는 플라즈마(Plasma)를 이용한 건식 식각 방법으로 상기 자연산화막(17)을 제거한 상태의 단면도로서, 건식 식각이 갖는 비등방성 식각 특성을 이용하므로써 상기 콘택홀(16) 측벽의 변형이 방지된다. 여기서 상기 플라즈마는 5 내지 50mTorr의 압력 CF4와 O2가 혼합된 가스, C2F6및 O2가 혼합된 가스 또는 NF3와 같은 소오스(Source) 가스 분위기하에서 생성되며, 이때 10 내지 150 와트(W)의 고주파 전력(RF Power)이 공급되도록 하고 자속 밀도는 50 내지 150 가우스(Gauss)가 되도록 하며 10 내지 100초동안 식각을 실시한다. 또한 상기 CF4와 O2가스는 각각 5 내지 50SCCM의 량으로 플로우(Fow)되도록 한다.
제2c도는 전체 상부면에 150 내지 600Å 두께의 티타늄(Ti) 및 300 내지 1200Å 두께의 티타늄 나이트라이드(TiN)를 순차적으로 증착하여 베리어 금속층(18)을 형성한 후 400 내지 650℃의 온도 및 산소(O2)가 0.05 내지 0.5 SLM 정도로 플로우(Flow) 되는 상태에서 열처리를 실시한 상태의 단면도로서, 이때 실리콘(Si)과 티타늄(Ti)의 반응에 의해 상기 실리콘 기판(11)과 베리어 금속층(18)의 계면에는 티타늄 실리사이드(TiSix)와 같은 실리사이드층(18A)이 형성되는데, 상기 콘택홀(16)에서 상기 금속의 층덮힘이 양호하게 이루어지기 때문에 상기 실리사이드층(16)이 종래보다 두껍게 형성된다. 따라서 티타늄 실리사이드(TiSix)의 생성이 많아짐에 따라 상기 콘택홀(16)의 저면부에 존재하는 결함(Defect) 및 자연산화막이 완전히 제거되기 때문에 상기 베리어 금속층(18)과 상기 접합부(12)의 접촉저항이 낮아진다. 또한 상기 플로우되는 산소(O2)는 상기 티타늄 나이트라이드(TiN)의 그레인 바운더리(Grain Boundary)에 층진되기 때문에 상기 티타늄 나이트라이드(TiN)의 조직이 치밀해지며, 따라서 상기 접합부(12)로 산소(O2)의 침투가 완전히 차단되어 접촉저항의 증가가 방지된다.
제2d도는 400 내지 550℃의 온도에서 상기 콘택홀(16)이 완전히 매립되도록 상기 베리어 금속층(18)상에 알루미늄(A1)과 같은 금속을 증착하여 금속층(19)을 형성한 상태의 단면도로서, 이때 상기 금속의 층덮힘이 양호하여 상기 콘택홀(16)내에 금속이 완전히 매립된다. 여기서 본 발명을 이용하는 경우 상기 베리어 금속층(18) 및 금속층(19)은 타겟(Target)과 실리콘 기판 사이에 콜리메이터(Collimator)를 위치시키는 콜리메이터 증착 방식 또는 타겟과 실리콘 기판 사이의 거리를 길게하는 롱 쓰루오(Long Throw) 증착 방식으로 형성하면 금속의 층덮힘이 더욱 향상될 수 있다. 또한 제3도는 실험을 통해 콘택홀의 크기에 따른 금속층과 접합부의 접촉저항을 측정하고 그 결과를 도시한 그래프도로서, 종래의 방법에 의해 형성된 금속층과 접합부의 접촉저항을 살펴보면, 상기 접합부의 N형의 불순물 이온이 주입된 경우 곡선(R1)과 같이 콘택홀의 크기가 0.45㎛이하로 감소되면 접촉저항이 심하게 증가됨을 알 수 있고 P형의 불순물 이온이 주입된 경우 곡선(R2)과 같이 모든 경우에서 접촉저항이 높게 측정됨을 알 수 있다. 또한 본 발명에 따라 형성된 금속층과 접합부의 접촉저항을 살펴보면, 상기 접합부의 N형의 불순물 이온이 주입된 경우 곡선(R3)과 같이 모든 경우에서 접촉저항이 낮게 측정됨을 알 수 있으며 P형의 불순물 이온이 주입된 경우에도 곡선(R4)과 같이 모든 경우에서 상기 곡선(R1 및 R2)에 비해 접촉저항이 낮게 측정됨을 알 수 있다.
상술한 바와 같이 본 발명에 의하면 콘택홀을 형성한 후 노출된 실리콘 기판상에 성장된 자연산화막을 건식 식각으로 제거하므로써 콘택홀 측벽의 변형이 방지된다. 그러므로 베리어 금속층 및 금속층 형성시 금속의 층덮힘이 양호해지며, 따라서 금속층과 접합부의 접촉저항이 낮게 유지되어 소자의 동작속도가 향상되고 불량의 발생이 방지되어 소자의 수율이 향상될 수 있는 탁월한 효과가 있다.

Claims (17)

  1. 반도체 소자의 금속층 형성 방법에 있어서, 접합부가 형성된 실리콘 기판상에 층간절연막을 형성한 후 상기 접합부가 노출되도록 상기 층간절연막을 패터닝하여 콘택호을 형성하는 단계와, 상기 단계로부터 상기 콘택홀내의 노출된 실리콘 기판상에 성장된 자연산화막을 제거하기 위하여 식각을 실시하는 단계와, 상기 단계로부터 전체 상부면에 베리어 금속층을 형성한 후 산소가 플로우되는 상태에서 열처리하는 단계와, 상기 단계로부터 상기 콘택홀이 완전히 매립되도록 상기 베리어 금속층상에 금속을 증착하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 금속층 형성 방법.
  2. 제1항에 있어서, 상기 식각 공정은 플라즈마를 이용한 건식 식각 방법으로 실시되는 것을 특징으로 하는 반도체 소자의 금속층 형성 방법.
  3. 제2항에 있어서, 상기 플라즈마 생성에 사용되는 소오스 가스는 CF4와 O2가 혼합된 가스, C2F6및 O2가 혼합된 가스 및 NF3중 어느 하나인 것을 특징으로 하는 반도체 소자의 금속층 형성 방법.
  4. 제1항에 있어서, 상기 베리어 금속층 및 금속층은 콜리메이터 증착 방식 및 롱 쓰루우 증착 방식중 어느 하나의 방식으로 형성되는 것을 특징으로 하는 반도체 소자의 금속층 형성 방법.
  5. 제1 또는 4항에 있어서, 상기 베리어 금속층은 150 내지 600Å 두께의 티타늄 및 300 내지 1200Å 두께의 티타늄 나이트라이드가 순차적으로 증착되어 형성된 것을 특징으로 하는 반도체 소자의 금속층 형성 방법.
  6. 제1항에 있어서, 상기 열처리는 400 내지 650℃의 온도에서 실시되는 것을 특징으로 하는 반도체 소자의 금속층 형성 방법.
  7. 제1항에 있어서, 상기 산소는 0.05 내지 0.5 SLM의 량으로 플로우되는 것을 특징으로 하는 반도체 소자의 금속층 형성 방법.
  8. 제1항에 있어서, 상기 금속은 400 내지 550℃의 온도에서 증착되는 것을 특징으로 하는 반도체 소자의 금속층 형성 방법.
  9. 반도체 소자의 금속층 형성 방법에 있어서, 접합부가 형성된 실리콘 기판상에 제1절연막 및 제2절연막을 반복적으로 형성하여 층간절연막을 형성한 후 상기 접합부가 노출되도록 상기 층간절연막을 패터닝하여 콘택홀을 형성하는 단계와, 상기 단계로부터 상기 콘택홀내의 노출된 실리콘 기판상에 성장된 자연산화막을 제거하기 위하여 식각을 실시하는 단계와, 상기 단계로부터 전체 상부면에 베리어 금속층을 형성한 후 산소가 플로우되는 상태에서 열처리하는 단계와, 상기 단계로부터 상기 콘택홀이 완전히 매립되도록 상기 베리어 금속층상에 금속을 증착하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 금속층 형성 방법.
  10. 제9항에 있어서, 상기 제1절연막은 산화막으로 형성되며 상기 제2절연막은 BPSG막으로 형성된 것을 특징으로 하는 반도체 소자의 금속층 형성 방법.
  11. 제9항에 있어서, 상기 식각 공정은 플라즈마를 이용한 건식 식각 방법으로 실시되는 것을 특징으로 하는 반도체 소자의 금속층 형성 방법.
  12. 제11항에 있어서, 상기 플라즈마 생성에 사용되는 소오스 가스는 CF4와 O2가 혼합된 가스, C2F6및 O2가 혼합된 가스 및 NF3중 어느 하나인 것을 특징으로 하는 반도체 소자의 금속층 형성 방법.
  13. 제9항에 있어서, 상기 베리어 금속층 및 금속층은 콜리메이터 증착 방식 및 롱 쓰루우 증착 방식중 어느 하나의 방식으로 형성되는 것을 특징으로 하는 반도체 소자의 금속층 형성 방법.
  14. 제9 또는 13항에 있어서, 상기 베리어 금속층은 150 내지 600Å 두께의 티타늄 및 300 내지 1200Å 두께의 티타늄 나이트라이드가 순차적으로 증착되어 형성된 것을 특징으로 하는 반도체 소자의 금속층 형성 방법.
  15. 제9항에 있어서, 상기 열처리는 400 내지 650℃의 온도에서 실시되는 것을 특징으로 하는 반도체 소자의 금속층 형성 방법.
  16. 제9항에 있어서, 상기 산소는 0.05 내지 0.5 SLM의 량으로 플로우되는 것을 특징으로 하는 반도체 소자의 금속층 형성 방법.
  17. 제9항에 있어서, 상기 금속은 400 내지 550℃의 온도에서 증착되는 것을 특징으로 하는 반도체 소자의 금속층 형성 방법.
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