KR100258653B1 - 집적 회로의 실리콘층 내에 매립된 분리 부재 및 그의 형성 방법 - Google Patents

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Abstract

본 발명은 단일의 산질화물층 혹은 이중의 산질화물(혹은 산화물)/질화물층을 포함하는 트렌치 분리에 대한 개선된 프로세스와 라이너(liner)에 대한 것이다. 그러한 프로세스와 라이너는 효과적인 O2확산 장벽과, 고온 인산 및 불화수소산에 대한 내성뿐만 아니라 개선된 프로세스 윈도우(window)를 갖는다.

Description

집적 회로의 실리콘층 내에 매립된 분리 부재 및 그의 형성 방법
본 발명은 트렌치 분리 집적 회로에 관한 것으로서, 상세하게는 트렌치 분리 구조체의 프로세스에 관한 것이다.
트렌치 분리는 반도체 산업에서 회로 토포그래피(topography)를 축소시키고 인접한 반도체 소자들을 더욱 양호하게 분리시키는데 사용된다. 트렌치 분리 구조체 내의 라이너를 개선하기 위한 여러 가지 제안이 제기되었다. 본 명세서에서 참조로서 인용된 파헤이 등(Fahey et al.)에 의한 미국 특허 제 5,447,884 호는 얕은 트렌치 분리용으로 선택사양적인 열 산화물층을 구비하는 질화물 라이너에 대하여 개시하고 있다. 본 명세서에서 참조로서 인용된 카와무라 등(Kawamura et al.)에 의한 미국 특허 제 5,189,501 호와, 푼 등(Poon et al.)에 의한 미국 특허 제 5,190,889 호와, 타케무라 등(Takemura et al.)에 의한 미국 특허 제 5,099,304 호와, 프리만(Freeman)에 의한 미국 특허 제 5,206,182 호와, 헌터 등(Hunter et al.)에 의한 미국 특허 제 4,631,803 호와, 아오키 등(Aoki et al.)에 의한 미국 특허 제 5,348,280 호는 트렌치 분리용으로 실리콘 이산화물층(열 산화물)에 후속하여 실리콘 질화물층을 형성시킨 유사 구조에 대하여 개시하고 있다.
헌터 등에 의한 미국 특허 제 4,631,803 호는 질화물층 위에 제 2 산화물층이 침착되고 제 2 산화물층 위에 제 2 질화물층이 침착된 구조에 대하여 개시하고 있다.
본 명세서에서 참조로서 인용된 포포니아크 등(Poponiak et al.)에 의한 IBM 기술 공개 회보(IBM Technical Disclosure Bulletin), 19, No. 3, P. 905(1976년 8월)는 유전체 분리용으로 실리콘 산질화물의 표면 피막(surface films)을 제조하기 위한 양극산화(anodization) 프로세스에 대하여 개시하고 있다.
실리콘 질화물 라이너가 매우 효과적인 O2확산 장벽으로 판명되었다. 실리콘 질화물 라이너는 얕은 트렌치 구조체 내에서뿐만 아니라 깊은 트렌치 구조체 내에서도 성장될 수 있는 산화물의 양을 제한함으로, 이로써 트렌치 캐퍼시터 어래이 내에는 실리콘 결정 결함이 거의 생기지 않게 된다. 그러나, 침착된 실리콘 질화물 라이너로 인해 두 가지 문제점이 초래된다. 첫 번째 문제점은, 침착된 실리콘 질화물 라이너가 지원 회로에서 받아들일 수 없는 정도의 접합 누설을 초래하는 전하-트랩(charge-trapping)의 원(source)인 것으로 판명된 것이다. 최근의 연구는 전하-트랩의 대부분이 실리콘 질화물 라이너와 트렌치를 충진하는데 사용되는 침착된 산화물의 인터페이스에서 발생하다는 것을 지적한다. 두 번째 문제점은, 실리콘 질화물 라이너에 사용되는 프로세스 윈도우가 매우 좁다는 것이다. 라이너가 4 nm 이하로 침착되면, 이 라이너는 효과적인 O2확산 장벽으로서의 기능을 상실하여 이로 인한 결함들이 트렌치 캐퍼시터 어래이 내에 쉽게 형성된다. 라이너의 두께가 5 nm 보다 두꺼우면, 이 라이너는 실리콘 표면으로부터 패드 질화물 피막을 제거하는데 사용되는 고온 인산에 의해 침해(attack)받기 쉽다. 따라서, 실리콘 질화물층 라이너와 산화물 충진재 내에 폴리실리콘(게이트 도체층의 부분으로서 사용됨), 금속 혹은 다른 물질을 트랩(trap)하는 디벗(divot)이 형성된다. 디벗은 고온 인산에 의한 트렌치 라인(line)의 침해로 인해 생기는 트렌치 라이너와 산화물 충진재의 언더컷(undercutting)이다. 전술된 임의의 물질은 소자의 전기적 단락을 초래할 수 있다.
따라서, 본 발명의 목적은 효과적인 O2확산 장벽으로서 작용하고, 고온 인산 및 다른 산(예를 들면, 불화수소산)에 대한 내성을 가지며 트랩 밀도가 낮은 개선된 라이너 물질을 제공하고자 하는 것이다.
도 1a 내지 도 1f는 본 발명의 일실시예에 따른 여러 형성 단계(stages)에서의 트렌치를 도시하는 도면.
도 2a 내지 도 2e는 본 발명의 제 2 실시예에 따른 여러 형성 단계에서의 트렌치를 도시하는 도면.
도면의 주요 부분에 대한 부호의 설명
10 : 기판 12 : 패드 산화물층
14 : 패드 질화물층 16 : 분리 트렌치
18 : 박막층 20 : 산질화물 라이너
22 : 산화물 충진재 24 : 기판 표면
44 : 피막
본 발명의 이들 및 다른 목적은 집적 회로의 실리콘층 내에 매립된 분리 부재(members)를 형성하는 본 발명의 제 1 양상에 따른 방법을 제공함으로써 달성되고, 상기 방법은,
실리콘층의 노출된 표면 상에 적어도 하나의 질화물층을 포함하는 보호층을 침착시키는 단계와,
상기 보호층을 통해 적어도 하나의 분리 마스크 개구부(aperture)를 형성하기 위해 에칭하는 단계와,
상기 적어도 하나의 분리 마스크 개구부를 통해 적어도 하나의 분리 트렌치를 형성하기 위해 에칭하는 단계와,
상기 적어도 하나의 분리 트렌치 내와 상기 보호 질화물층 상에 부합층(conformal layer) ― 상기 부합층은 산질화물층, 산화물과 질화물의 이중층, 그리고, 산질화물과 질화물의 이중층으로 구성되는 그룹으로부터 선택됨 ― 을 형성하는 단계와,
상기 적어도 하나의 분리 트렌치를 충진하기에 충분한 두께를 갖는 산화물 충진재의 CVD층을 상기 부합층 위에 침착시키는 단계와,
상기 보호 질화물층과 상기 보호 질화물층 상에 있는 상기 부합층의 일부분을 제거하는 단계를 포함한다.
본 발명의 제 2 양상에 따르면, 집적 회로의 실리콘층 내에 매립된 분리 부재가 제공되는데, 이 분리 부재는,
적어도 하나의 분리 트렌치를 갖는 기판 상의 실리콘층과,
상기 적어도 하나의 분리 트렌치 내의 부합층 ― 상기 부합층은 산질화물층, 산질화물과 질화물의 이중층, 그리고, 산화물과 질화물의 이중층으로 구성되는 그룹으로부터 선택됨 ― 과,
상기 적어도 하나의 분리 트렌치를 충진하기에 충분한 두께를 가지며 상기 부합층 위에 있는 산화물 충진재를 포함한다.
본 발명자는 단일 산질화물층 혹은 이중의 산질화물(혹은 산화물)/질화물층 중 하나를 포함하는 개선된 라이너를 제안하였다. 그러한 라이너는 효과적인 O2확산 장벽 및 고온 인산과 불화수소산에 대한 내성뿐만 아니라 개선된 프로세스 윈도우를 갖는다.
도 1a 내지 도 1f를 참조하면, 상세하게는 도 1a를 참조하면, 본 발명의 실시예 1이 도시된다. 두께가 약 8 nm인 통상적인 패드 산화물층(12)과 두께가 약 220 nm인 통상적인 패드 질화물층(14)을 구비하는 (10)으로 표시된 기판의 부분(혹은 에피택셜층)이 도 1a에 도시된다. 통상적인 반응성 이온 에칭 프로세스(CF4--CHF3--Ar)는 패드 산화물 라이너(12)와 패드 질화물층(14)을 절단한 후에, 0.1 내지 1 미크론의 예시적인 깊이로 통상적으로는 약 0.25 미크론의 깊이로 분리 트렌치(16)를 절단한다.
도 1b에 도시된 바와 같이, 열 산화 단계는 표면을 안정화(stabilize)시키기 위해 약 10 nm의 공칭 두께를 갖는 열 산화물(SiO2)의 박막(18)을 발생시킨다. 이러한 단계가 바람직하지만, 열 산화층은 선택사양적이다.
종래 기술에서 직면한 문제점은 패드 질화물층(14)이 고온 인산을 사용하는 통상적인 제거 프로세스에서 제거될 때, 인산이 트렌치 라이너를 따라 아래로 침투하여 홈을 발생시킨다는 것이다. 그러한 홈은 트렌치 내의 산화물 충진재(도 1d의 (22))와 열 산화물 라이너(18)를 노출시켜 후속하는 에칭 단계에서 침해되기 때문에 바람직하지 않다.
상기 전술된 종래 기술에서의 질화물 라이너는 이러한 문제점을 양호하게 해결한다. 그러나, 질화물 라이너에 대한 중요성은 질화물 라이너의 침착에 대한 작은 프로세스 윈도우에 있다. 질화물 라이너가 너무 얇으면, 효과적인 O2확산 장벽으로서의 기능을 상실한다. 반대로, 질화물 라이너가 너무 두꺼우면, 고온 인산에 의해 침해된다. 라이너의 너무 두껍고 너무 얇은 것 사이의 차이는 1 nm의 정도의 매우 작은 프로세스 윈도우에 해당한다.
이제, 도 1c를 참조하면, 약 5 내지 15 nm의 두께를 갖는 박막 산질화물 피막(20)(SiOXNY)이 선택사양적인 열 산화물 라이너(18)와 패드 질화물층(14)의 위에 침착된다. 통상적인 침착 조건들은 약 5-10 분 동안 섭씨 700 도의 침착 온도와, 175 mtorr의 압력과, 30 cc의 디클로로실란(dichlorosilane : DCS) 흐름과, 3:1 내지 5:1의 N2O:DCS 비율과, 3:1 내지 5:1의 NH3:DCS 비율이다. 당업자라면 이들 파라미터를 그들의 상황에 적합하도록 쉽게 변화시킬 수 있을 것이다.
이제 도 1d를 참조하면, 테트라-에틸-오소실리케이트(tetra - etyl - orthosilicate : TEOS) 산화물을 450-500 nm로 침착하고 그 산화물을 어닐링 및 조밀화하(densifying)한 후의 산화물 충진재가 도시된다. 조밀화 단계는 섭씨 약 900 도의 온도에서 발열의 산화 어닐링(a pyrogenic oxidation anneal)(산화 상태 동안에 어닐닝을 의미하는 습식 산화)으로서 수행된다. 이러한 온도에서, 습식 산화 어닐링의 결과는 산화물 충진재(22)의 조밀화의 관점에서 섭씨 약 1000 도에서 수행된 통상적인 어닐링 단계의 결과에 상당한다. 인산에서의 에칭 내성은 아르곤에서 어닐링되는 산화물보다 더 우수한 것으로 생각된다.
이제, 도 1e를 참조하면, 패드 질화물층(14)과 패드 산화물층(12)이 제거된 이후의 트렌치(16)가 도시된다. 산질화물 라이너(20)가 기판 표면(24)과 같은 높이로서 도시된다.
마지막으로, 산화물 충진재(22)는 예를 들면, 적절한 화학적-기계적 폴리싱 프로세스에 의해 평탄화되어, 그 산화물 충진재(22)가 기판(10)의 표면(24)과 같은 높이로 된다. 도 1f에 완성된 구조체가 도시된다.
본 발명의 제 2 실시예가 도 2a 내지 도 2e에 예시된다. 본 발명에 따른 제 2 실시예의 처음 두 단계는 도 1a와 도 1b에 도시된 것과 동일하므로 여기에서는 더 이상 설명하지 않는다. 선택사양적인 열 산화물 라이너(18)가 침착된 후에, 당업자에게 널리 알려진 LPCVD 프로세스에 의해 실리콘 질화물(Si3N4)층(42)이 기판(40) 상에 침착된다. 실리콘 질화물층(42)의 두께는 약 5 내지 10 nm이어야 한다. 실리콘 질화물층(42)은 비결정질의 성질을 갖는다. 도 2a에 예시된 바와 같이, 실리콘 질화물층(42)은 열 산화물 라이너(18)와 패드 질화물층(14)을 덮는다.
실리콘 질화물층(42)이 침착된 후에, 그 실리콘 질화물층(42)을 산화시킴으로써 산화물 혹은 산질화물 피막(44)이 형성된다(도 2b). 산화물 혹은 산질화물 피막(44)은 약 10 분 동안 적어도 섭씨 900 도의 온도에서 습한 수소 하의 노내 어닐링(furnace annealing)과 40-80 초 동안 섭씨 약 1100 도의 온도에서 순수 산소 하의 급속 열산화(rapid thermal oxidation : RTO) 중 하나에 의해서 형성된다. 산화는 실리콘 질화물층의 두께를 약 25 % 감소시킨다. 산화물 혹은 산질화물 피막(44)의 정확한 구성은 알려지지 않았다. 형성된 산화물 피막은 SiO2혹은 Si2N2O일 수 있지만, 상기한 파라미터에 따른 실리콘 질화물층(42)의 산화가 효과적인 피막을 발생하는 것임을 알 수 있는 바, 본 발명의 목적과 이점은 그 형성된 조성물에 의존하지 않는다.
산질화물/실리콘 질화물 합성층(합성층의 샘플은 40, 60, 80 초 동안 순수 산소 하의 섭씨 1100도에서 RTO에 의해 형성됨)이 100 초(패드 질화물층과 패드 산화물층을 웨이퍼에서 제거하기 위한 통상적인 시간) 동안 고온 인산에 노출되는 경우, 그 합성물층의 두께가 감소되지 않음을 알게 되었다. 이것은 고온 인산에서 통상적으로 1 분당 5.5-6 nm를 에칭하는 침착된 실리콘 질화물에 상당한다.
산화물 충진재(22)의 침착(도 2c)과, 패드 질화물층(14)과 패드 산화물층(12)의 제거(도 2d)와, 산화물 충진재(22)의 평탄화 프로세스가 진행되어 도 2e에 도시된 구조체로 된다. 이들 프로세스 단계들은 도 1d, 1e, 1f와 연관하여 이전에 설명된 프로세스의 단계에 대응한다.
개선된 라이너 물질의 결과로서, 얕은 트렌치를 형성하기 위한 프로세스 윈도우가 개선된다.
당업자에게 분명한 바와 같이 본 발명의 정신을 벗어나지 않고 상술한 실시예 외에 본 발명의 다른 변형이 이루어질 수 있다. 따라서, 그러한 변형은 첨부된 청구항에 의해 제한되는 바와 같은 본 발명의 범주 내에 포함되는 것으로 고려된다.
본 발명에 따르면, 효과적인 O2확산 장벽 및 고온 인산과 불화수소산에 대한 내성뿐만 아니라 개선된 프로세스 윈도우가 제공된다.

Claims (14)

  1. 집적 회로의 실리콘층 내에 매립된 분리 부재(members)를 형성하기 위한 방법에 있어서,
    ① 실리콘층의 노출된 표면 상에 적어도 하나의 질화물층을 포함하는 보호층을 침착시키는 단계와,
    ② 상기 보호층을 통해 적어도 하나의 분리 마스크 개구부(aperture)를 형성하기 위해 에칭하는 단계와,
    ③ 상기 적어도 하나의 분리 마스크 개구부를 통해 적어도 하나의 분리 트렌치를 형성하기 위해 에칭하는 단계와,
    ④ 상기 적어도 하나의 분리 트렌치 내와 상기 보호 질화물층 상에 부합층(conformal layer) ― 상기 부합층은 산질화물층, 산화물과 질화물의 이중층 및, 산질화물과 질화물의 이중층으로 이루어진 그룹으로부터 선택됨 ― 을 형성하는 단계와,
    ⑤ 상기 적어도 하나의 분리 트렌치를 충진하기에 충분한 두께를 갖는 산화물 충진재의 CVD층을 상기 부합층 위에 침착시키는 단계와,
    ⑥ 상기 보호 질화물층과 상기 보호 질화물층 상에 있는 상기 부합층의 부분을 제거하는 단계
    를 포함하는 집적 회로의 실리콘층 내에 매립된 분리 부재의 형성 방법.
  2. 제 1 항에 있어서,
    상기 부합층을 형성하는 단계는 산질화물의 부합층을 침착시키는 단계를 포함하는 집적 회로의 실리콘층 내에 매립된 분리 부재의 형성 방법.
  3. 제 2 항에 있어서,
    상기 부합층은 5 내지 15 nm의 두께를 가지는 집적 회로의 실리콘층 내에 매립된 분리 부재의 형성 방법.
  4. 제 1 항에 있어서,
    상기 부합층을 형성하는 단계는,
    ① 상기 적어도 하나의 분리 트렌치 내와 상기 보호 질화물층 상에 질화물의 부합층을 침착시키는 단계와,
    ② 이중의 산질화물/질화물층을 형성하기 위하여 상기 질화물층의 적어도 일부분을 산질화물로 산화시키는 단계
    를 포함하는 집적 회로의 실리콘층 내에 매립된 분리 부재의 형성 방법.
  5. 제 4 항에 있어서,
    상기 부합층은 5 내지 10 nm의 두께를 가지는 집적 회로의 실리콘층 내에 매립된 분리 부재의 형성 방법.
  6. 제 1 항에 있어서,
    상기 부합층을 형성하는 단계는,
    ① 상기 적어도 하나의 분리 트렌치 내와 상기 보호 질화물층 상에 질화물의 부합층을 침착시키는 단계와,
    ② 이중의 산화물/질화물층을 형성하기 위해 상기 질화물층의 적어도 일부분을 산화물로 산화시키는 단계
    를 포함하는 집적 회로의 실리콘층 내에 매립된 분리 부재의 형성 방법.
  7. 제 1 항에 있어서,
    상기 부합층은 5 내지 10 nm의 두께를 가지는 집적 회로의 실리콘층 내에 매립된 분리 부재의 형성 방법.
  8. 제 1 항에 있어서,
    상기 트렌치를 충진하는 단계는 TEOS의 오존 지원 침착(ozone-assisted deposition)을 포함하는 집적 회로의 실리콘층 내에 매립된 분리 부재의 형성 방법.
  9. 제 1 항에 있어서,
    상기 부합층을 침착시키는 단계는 열 산화물층을 성장시키는 단계에 앞서서 실행되는 집적 회로의 실리콘층 내에 매립된 분리 부재의 형성 방법.
  10. 집적 회로의 실리콘층 내에 매립된 분리 부재에 있어서,
    ① 기판 상에 적어도 하나의 분리 트렌치를 구비하는 실리콘층과,
    ② 상기 적어도 하나의 분리 트렌치 내의 부합층 ― 상기 부합층은 산질화물층, 산질화물과 질화물의 이중층 및, 산화물과 질화물의 이중층으로 이루어진 그룹으로부터 선택됨 ― 과,
    ③ 상기 부합층 위에 있으며, 상기 적어도 하나의 분리 트렌치를 충진하기에 충분한 두께를 가지는 산화물 충진재
    를 포함하는 집적 회로의 실리콘층 내에 매립된 분리 부재.
  11. 제 10 항에 있어서,
    상기 부합층은 산질화물로 구성되고 5 내지 15 nm의 두께를 가지는 집적 회로의 실리콘층 내에 매립된 분리 부재.
  12. 제 10 항에 있어서,
    상기 부합층은 제 1 질화물층 및 이에 후속하는 제 2 산화물층으로 구성되고 5 내지 10 nm의 두께를 가지는 집적 회로의 실리콘층 내에 매립된 분리 부재.
  13. 제 10 항에 있어서,
    상기 부합층은 제 1 질화물층 및 이에 후속하는 제 2 산질화물층으로 구성되고 5 내지 10 nm의 두께를 가지는 집적 회로의 실리콘층 내에 매립된 분리 부재.
  14. 제 10 항에 있어서,
    상기 부합층과 상기 트렌치 사이에 열 산화물층을 더 포함하는 집적 회로의 실리콘층 내에 매립된 분리 부재.
KR1019970050709A 1997-01-28 1997-09-30 집적 회로의 실리콘층 내에 매립된 분리 부재 및 그의 형성 방법 KR100258653B1 (ko)

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US8/790,266 1997-01-28

Publications (2)

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KR19980069990A KR19980069990A (ko) 1998-10-26
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KR1019970050709A KR100258653B1 (ko) 1997-01-28 1997-09-30 집적 회로의 실리콘층 내에 매립된 분리 부재 및 그의 형성 방법

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US (2) US5763315A (ko)
JP (1) JP3382143B2 (ko)
KR (1) KR100258653B1 (ko)

Families Citing this family (153)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6780740B1 (en) * 1993-07-27 2004-08-24 Micron Technology, Inc. Method for fabricating a floating gate semiconductor device
US6281103B1 (en) 1993-07-27 2001-08-28 Micron Technology, Inc. Method for fabricating gate semiconductor
KR100226736B1 (ko) * 1996-11-07 1999-10-15 구본준 격리영역 형성방법
JP3904676B2 (ja) * 1997-04-11 2007-04-11 株式会社ルネサステクノロジ トレンチ型素子分離構造の製造方法およびトレンチ型素子分離構造
JPH10289946A (ja) * 1997-04-14 1998-10-27 Toshiba Corp 半導体装置の製造方法
SE512813C2 (sv) * 1997-05-23 2000-05-15 Ericsson Telefon Ab L M Förfarande för framställning av en integrerad krets innefattande en dislokationsfri kollektorplugg förbunden med en begravd kollektor i en halvledarkomponent, som är omgiven av en dislokationsfri trench samt integrerad krets framställd enligt förfarandet
US6165853A (en) * 1997-06-16 2000-12-26 Micron Technology, Inc. Trench isolation method
US6090683A (en) * 1997-06-16 2000-07-18 Micron Technology, Inc. Method of etching thermally grown oxide substantially selectively relative to deposited oxide
US5972759A (en) * 1997-07-28 1999-10-26 Taiwan Semiconductor Manufacturing Company Method of making an integrated butt contact having a protective spacer
US6132631A (en) * 1997-08-08 2000-10-17 Applied Materials, Inc. Anisotropic silicon nitride etching for shallow trench isolation in an high density plasma system
TW501230B (en) * 1997-10-04 2002-09-01 United Microelectronics Corp Manufacture method shallow trench isolation
US5933747A (en) * 1997-12-18 1999-08-03 Advanced Micro Devices, Inc. Method and structure for an advanced isolation spacer shell
US7235856B1 (en) * 1997-12-18 2007-06-26 Micron Technology, Inc. Trench isolation for semiconductor devices
US5930645A (en) * 1997-12-18 1999-07-27 Advanced Micro Devices, Inc. Shallow trench isolation formation with reduced polish stop thickness
US6022788A (en) * 1997-12-23 2000-02-08 Stmicroelectronics, Inc. Method of forming an integrated circuit having spacer after shallow trench fill and integrated circuit formed thereby
US6960818B1 (en) * 1997-12-30 2005-11-01 Siemens Aktiengesellschaft Recessed shallow trench isolation structure nitride liner and method for making same
US20020070421A1 (en) * 1997-12-31 2002-06-13 Ashburn Stanton Petree Embedded gettering layer in shallow trench isolation structure
JPH11274287A (ja) * 1998-03-24 1999-10-08 Sharp Corp 素子分離領域の形成方法
JPH11274286A (ja) * 1998-03-24 1999-10-08 Sharp Corp 素子分離領域の形成方法
KR100280106B1 (ko) * 1998-04-16 2001-03-02 윤종용 트렌치 격리 형성 방법
US6727569B1 (en) * 1998-04-21 2004-04-27 Advanced Micro Devices, Inc. Method of making enhanced trench oxide with low temperature nitrogen integration
US6214696B1 (en) * 1998-04-22 2001-04-10 Texas Instruments - Acer Incorporated Method of fabricating deep-shallow trench isolation
US6137152A (en) * 1998-04-22 2000-10-24 Texas Instruments - Acer Incorporated Planarized deep-shallow trench isolation for CMOS/bipolar devices
US6165854A (en) * 1998-05-04 2000-12-26 Texas Instruments - Acer Incorporated Method to form shallow trench isolation with an oxynitride buffer layer
US6175144B1 (en) * 1998-05-15 2001-01-16 Advanced Micro Devices, Inc. Advanced isolation structure for high density semiconductor devices
KR100286736B1 (ko) * 1998-06-16 2001-04-16 윤종용 트렌치 격리 형성 방법
US5976951A (en) * 1998-06-30 1999-11-02 United Microelectronics Corp. Method for preventing oxide recess formation in a shallow trench isolation
US6759306B1 (en) 1998-07-10 2004-07-06 Micron Technology, Inc. Methods of forming silicon dioxide layers and methods of forming trench isolation regions
KR100475049B1 (ko) * 1998-09-24 2005-06-17 삼성전자주식회사 박막의질화물라이너를갖는트렌치소자분리방법
KR100292616B1 (ko) * 1998-10-09 2001-07-12 윤종용 트렌치격리의제조방법
US6319794B1 (en) * 1998-10-14 2001-11-20 International Business Machines Corporation Structure and method for producing low leakage isolation devices
US6114258A (en) * 1998-10-19 2000-09-05 Applied Materials, Inc. Method of oxidizing a substrate in the presence of nitride and oxynitride films
US5960299A (en) * 1998-10-28 1999-09-28 United Microelectronics Corp. Method of fabricating a shallow-trench isolation structure in integrated circuit
JP2000174113A (ja) * 1998-12-08 2000-06-23 Mitsubishi Electric Corp 半導体装置およびその製造方法
DE69841104D1 (de) * 1998-12-10 2009-10-08 St Microelectronics Srl Herstellungsverfahren für eine SOI-Scheibe
US6180467B1 (en) * 1998-12-15 2001-01-30 United Microelectronics Corp. Method of fabricating shallow trench isolation
US6287939B1 (en) 1998-12-21 2001-09-11 Taiwan Semiconductor Manufacturing Company Method for fabricating a shallow trench isolation which is not susceptible to buried contact trench formation
US6140208A (en) * 1999-02-05 2000-10-31 International Business Machines Corporation Shallow trench isolation (STI) with bilayer of oxide-nitride for VLSI applications
US6294807B1 (en) 1999-02-26 2001-09-25 Agere Systems Guardian Corp. Semiconductor device structure including a tantalum pentoxide layer sandwiched between silicon nitride layers
US6404007B1 (en) * 1999-04-05 2002-06-11 Fairchild Semiconductor Corporation Trench transistor with superior gate dielectric
US6232203B1 (en) * 1999-07-23 2001-05-15 Taiwan Semiconductor Manufacturing Company Process for making improved shallow trench isolation by employing nitride spacers in the formation of the trenches
KR100335007B1 (ko) * 1999-08-11 2002-05-02 후 훙-치우 얕은 트렌치 격리 구조의 제조 방법
KR100335122B1 (ko) * 1999-09-10 2002-05-04 박종섭 반도체 소자의 격리 방법
JP2001085511A (ja) * 1999-09-14 2001-03-30 Toshiba Corp 素子分離方法
US6740566B2 (en) * 1999-09-17 2004-05-25 Advanced Micro Devices, Inc. Ultra-thin resist shallow trench process using high selectivity nitride etch
KR100327604B1 (ko) * 1999-09-22 2002-03-07 윤종용 트렌치 격리영역 형성방법
KR100338767B1 (ko) * 1999-10-12 2002-05-30 윤종용 트렌치 소자분리 구조와 이를 갖는 반도체 소자 및 트렌치 소자분리 방법
JP2001118919A (ja) * 1999-10-15 2001-04-27 Seiko Epson Corp 半導体装置およびその製造方法
US6313011B1 (en) * 1999-10-28 2001-11-06 Koninklijke Philips Electronics N.V. (Kpenv) Method for suppressing narrow width effects in CMOS technology
US6207513B1 (en) 1999-11-02 2001-03-27 Infineon Technologies North America Corp. Spacer process to eliminate corner transistor device
JP3604072B2 (ja) * 1999-11-08 2004-12-22 沖電気工業株式会社 半導体装置の製造方法
JP2001144170A (ja) * 1999-11-11 2001-05-25 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6472291B1 (en) 2000-01-27 2002-10-29 Infineon Technologies North America Corp. Planarization process to achieve improved uniformity across semiconductor wafers
US6348394B1 (en) 2000-05-18 2002-02-19 International Business Machines Corporation Method and device for array threshold voltage control by trapped charge in trench isolation
DE10026924A1 (de) * 2000-05-30 2001-12-20 Infineon Technologies Ag Kompensationsbauelement
US6429092B1 (en) 2000-06-19 2002-08-06 Infineon Technologies Ag Collar formation by selective oxide deposition
KR20020002161A (ko) * 2000-06-29 2002-01-09 박종섭 반도체 소자분리막 형성방법
US6583025B2 (en) * 2000-07-10 2003-06-24 Samsung Electronics Co., Ltd. Method of forming a trench isolation structure comprising annealing the oxidation barrier layer thereof in a furnace
JP2002043408A (ja) 2000-07-28 2002-02-08 Nec Kansai Ltd 半導体装置の製造方法
US6232168B1 (en) * 2000-08-25 2001-05-15 Micron Technology, Inc. Memory circuitry and method of forming memory circuitry
US6537895B1 (en) * 2000-11-14 2003-03-25 Atmel Corporation Method of forming shallow trench isolation in a silicon wafer
US20020068415A1 (en) * 2000-12-01 2002-06-06 Hua-Chou Tseng Method of fabricating a shallow trench isolation structure
KR100354439B1 (ko) * 2000-12-08 2002-09-28 삼성전자 주식회사 트렌치 소자 분리막 형성 방법
US6417070B1 (en) * 2000-12-13 2002-07-09 International Business Machines Corporation Method for forming a liner in a trench
KR100363558B1 (ko) * 2001-02-23 2002-12-05 삼성전자 주식회사 반도체 장치의 트렌치 격리 형성 방법
KR100407567B1 (ko) * 2001-04-10 2003-12-01 삼성전자주식회사 덴트 없는 트렌치 격리 형성 방법
KR100403627B1 (ko) * 2001-05-08 2003-10-30 삼성전자주식회사 트랜치 소자분리 방법
US20020197823A1 (en) * 2001-05-18 2002-12-26 Yoo Jae-Yoon Isolation method for semiconductor device
US6498383B2 (en) * 2001-05-23 2002-12-24 International Business Machines Corporation Oxynitride shallow trench isolation and method of formation
JP5121102B2 (ja) * 2001-07-11 2013-01-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US6642156B2 (en) * 2001-08-01 2003-11-04 International Business Machines Corporation Method for forming heavy nitrogen-doped ultra thin oxynitride gate dielectrics
US6503815B1 (en) * 2001-08-03 2003-01-07 Macronix International Co., Ltd. Method for reducing stress and encroachment of sidewall oxide layer of shallow trench isolation
KR100428768B1 (ko) * 2001-08-29 2004-04-30 삼성전자주식회사 트렌치 소자 분리형 반도체 장치 및 그 형성 방법
JP3607684B2 (ja) * 2002-03-25 2005-01-05 エルピーダメモリ株式会社 半導体装置の製造方法
JP2004047599A (ja) * 2002-07-10 2004-02-12 Renesas Technology Corp 半導体装置およびその製造方法
KR100461330B1 (ko) * 2002-07-19 2004-12-14 주식회사 하이닉스반도체 반도체 소자의 ｓｔｉ 형성공정
KR100460770B1 (ko) * 2002-07-19 2004-12-09 주식회사 하이닉스반도체 반도체 소자의 트렌치형 소자분리막 형성방법
US6734082B2 (en) * 2002-08-06 2004-05-11 Chartered Semiconductor Manufacturing Ltd. Method of forming a shallow trench isolation structure featuring a group of insulator liner layers located on the surfaces of a shallow trench shape
US6784075B2 (en) * 2002-09-10 2004-08-31 Silicon Integrated Systems Corp. Method of forming shallow trench isolation with silicon oxynitride barrier film
JP2004111429A (ja) * 2002-09-13 2004-04-08 Renesas Technology Corp 半導体装置
EP1563544A1 (en) 2002-11-12 2005-08-17 Micron Technology, Inc. Grounded gate and isolation techniques for reducing dark current in cmos image sensors
US6750117B1 (en) * 2002-12-23 2004-06-15 Macronix International Co., Ltd. Shallow trench isolation process
KR100494647B1 (ko) * 2003-01-13 2005-06-13 주식회사 하이닉스반도체 얕은 트렌치 소자분리구조 형성방법
US7648886B2 (en) * 2003-01-14 2010-01-19 Globalfoundries Inc. Shallow trench isolation process
JP4694769B2 (ja) * 2003-01-27 2011-06-08 エルピーダメモリ株式会社 半導体装置の製造方法
US6900502B2 (en) * 2003-04-03 2005-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel on insulator device
US6882025B2 (en) * 2003-04-25 2005-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Strained-channel transistor and methods of manufacture
US20050285140A1 (en) * 2004-06-23 2005-12-29 Chih-Hsin Ko Isolation structure for strained channel transistors
US6867433B2 (en) * 2003-04-30 2005-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator chip incorporating strained-channel partially-depleted, fully-depleted, and multiple-gate transistors
US20050012087A1 (en) * 2003-07-15 2005-01-20 Yi-Ming Sheu Self-aligned MOSFET having an oxide region below the channel
KR100672753B1 (ko) * 2003-07-24 2007-01-22 주식회사 하이닉스반도체 전자트랩을 억제할 수 있는 트렌치형 소자분리막의 형성방법
US6940705B2 (en) * 2003-07-25 2005-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitor with enhanced performance and method of manufacture
US7078742B2 (en) * 2003-07-25 2006-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Strained-channel semiconductor structure and method of fabricating the same
US6936881B2 (en) * 2003-07-25 2005-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitor that includes high permittivity capacitor dielectric
US7301206B2 (en) * 2003-08-01 2007-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator SRAM configured using partially-depleted and fully-depleted transistors
US7101742B2 (en) * 2003-08-12 2006-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel complementary field-effect transistors and methods of manufacture
US20050035369A1 (en) * 2003-08-15 2005-02-17 Chun-Chieh Lin Structure and method of forming integrated circuits utilizing strained channel transistors
US6974755B2 (en) * 2003-08-15 2005-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Isolation structure with nitrogen-containing liner and methods of manufacture
US7112495B2 (en) * 2003-08-15 2006-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method of a strained channel transistor and a second semiconductor component in an integrated circuit
US7071052B2 (en) 2003-08-18 2006-07-04 Taiwan Semiconductor Manufacturing Company, Ltd. Resistor with reduced leakage
US20050093103A1 (en) * 2003-10-29 2005-05-05 Yoyi Gong Shallow trench isolation and fabricating method thereof
US6902965B2 (en) * 2003-10-31 2005-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Strained silicon structure
US7888201B2 (en) * 2003-11-04 2011-02-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator SRAM configured using partially-depleted and fully-depleted transistors
US7285433B2 (en) * 2003-11-06 2007-10-23 General Electric Company Integrated devices with optical and electrical isolation and method for making
JP2005142481A (ja) * 2003-11-10 2005-06-02 Nec Electronics Corp 半導体装置の製造方法
KR100677766B1 (ko) * 2003-11-28 2007-02-05 주식회사 하이닉스반도체 트렌치형 소자분리막을 갖는 반도체 소자 및 그의 제조 방법
US6998666B2 (en) * 2004-01-09 2006-02-14 International Business Machines Corporation Nitrided STI liner oxide for reduced corner device impact on vertical device performance
US7148525B2 (en) * 2004-01-12 2006-12-12 Micron Technology, Inc. Using high-k dielectrics in isolation structures method, pixel and imager device
US20050151182A1 (en) * 2004-01-13 2005-07-14 Yi-Nan Chen Isolation structure for trench capacitors and fabrication method thereof
US7112513B2 (en) * 2004-02-19 2006-09-26 Micron Technology, Inc. Sub-micron space liner and densification process
US20050186722A1 (en) * 2004-02-25 2005-08-25 Kuan-Lun Cheng Method and structure for CMOS device with stress relaxed by ion implantation of carbon or oxygen containing ions
US7067377B1 (en) * 2004-03-30 2006-06-27 Fasl Llc Recessed channel with separated ONO memory device
US20050266632A1 (en) * 2004-05-26 2005-12-01 Yun-Hsiu Chen Integrated circuit with strained and non-strained transistors, and method of forming thereof
US7371658B2 (en) * 2004-06-17 2008-05-13 Texas Instruments Incorporated Trench isolation structure and a method of manufacture therefor
US7271464B2 (en) * 2004-08-24 2007-09-18 Micron Technology, Inc. Liner for shallow trench isolation
US20060054964A1 (en) * 2004-09-15 2006-03-16 Mark Isler Semiconductor device and method for fabricating a region thereon
US7271463B2 (en) * 2004-12-10 2007-09-18 Micron Technology, Inc. Trench insulation structures including an oxide liner that is thinner along the walls of the trench than along the base
US8115252B2 (en) * 2005-05-12 2012-02-14 M-Mos Sdn.Bhd Elimination of gate oxide weak spot in deep trench
KR100952718B1 (ko) * 2005-06-28 2010-04-13 스펜션 엘엘씨 반도체 장치 및 그의 제조 방법
US7586158B2 (en) * 2005-07-07 2009-09-08 Infineon Technologies Ag Piezoelectric stress liner for bulk and SOI
US7488670B2 (en) * 2005-07-13 2009-02-10 Infineon Technologies Ag Direct channel stress
US20070020877A1 (en) * 2005-07-21 2007-01-25 Taiwan Semiconductor Manufacturing Co., Ltd. Shallow trench isolation structure and method of fabricating the same
US8802537B1 (en) * 2005-07-27 2014-08-12 Spansion Llc System and method for improving reliability in a semiconductor device
US8501632B2 (en) * 2005-12-20 2013-08-06 Infineon Technologies Ag Methods of fabricating isolation regions of semiconductor devices and structures thereof
US7678630B2 (en) * 2006-02-15 2010-03-16 Infineon Technologies Ag Strained semiconductor device and method of making same
US8936995B2 (en) 2006-03-01 2015-01-20 Infineon Technologies Ag Methods of fabricating isolation regions of semiconductor devices and structures thereof
JP5524443B2 (ja) * 2006-03-24 2014-06-18 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法
KR100845102B1 (ko) * 2006-12-20 2008-07-09 동부일렉트로닉스 주식회사 반도체 소자의 소자분리막 형성방법
US8558278B2 (en) * 2007-01-16 2013-10-15 Taiwan Semiconductor Manufacturing Company, Ltd. Strained transistor with optimized drive current and method of forming
US20080227267A1 (en) * 2007-03-14 2008-09-18 Theodorus Gerardus Maria Oosterlaken Stop mechanism for trench reshaping process
KR20080087416A (ko) * 2007-03-27 2008-10-01 주식회사 하이닉스반도체 반도체 메모리 소자의 소자 분리막 형성 방법
KR20090016984A (ko) * 2007-08-13 2009-02-18 삼성전자주식회사 트렌치 소자분리 영역을 갖는 반도체소자 및 그 제조방법
US20090127648A1 (en) * 2007-11-15 2009-05-21 Neng-Kuo Chen Hybrid Gap-fill Approach for STI Formation
KR100972675B1 (ko) * 2008-01-10 2010-07-27 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법
US7943961B2 (en) * 2008-03-13 2011-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Strain bars in stressed layers of MOS devices
US7824983B2 (en) 2008-06-02 2010-11-02 Micron Technology, Inc. Methods of providing electrical isolation in semiconductor structures
US8101497B2 (en) 2008-09-11 2012-01-24 Micron Technology, Inc. Self-aligned trench formation
US7808051B2 (en) * 2008-09-29 2010-10-05 Taiwan Semiconductor Manufacturing Company, Ltd. Standard cell without OD space effect in Y-direction
KR20100046406A (ko) * 2008-10-27 2010-05-07 주식회사 동부하이텍 반도체 소자 및 그 제조방법
US9953885B2 (en) 2009-10-27 2018-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. STI shape near fin bottom of Si fin in bulk FinFET
US8173516B2 (en) * 2010-02-11 2012-05-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming shallow trench isolation structure
JP2012033583A (ja) 2010-07-29 2012-02-16 Sony Corp 固体撮像素子及びその製造方法、並びに撮像装置
CN102468214A (zh) * 2010-11-19 2012-05-23 中芯国际集成电路制造(北京)有限公司 浅沟槽隔离结构及其形成方法
US8790991B2 (en) * 2011-01-21 2014-07-29 International Business Machines Corporation Method and structure for shallow trench isolation to mitigate active shorts
US9318370B2 (en) * 2011-08-04 2016-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. High-k dielectric liners in shallow trench isolations
US8703550B2 (en) * 2012-06-18 2014-04-22 International Business Machines Corporation Dual shallow trench isolation liner for preventing electrical shorts
US20140374838A1 (en) * 2013-06-21 2014-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with Nitride Liners and Methods of Forming the Same
US9412641B1 (en) 2015-02-23 2016-08-09 International Business Machines Corporation FinFET having controlled dielectric region height
US9754993B2 (en) 2015-08-31 2017-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Deep trench isolations and methods of forming the same
US10084040B2 (en) 2015-12-30 2018-09-25 Taiwan Semiconductor Manufacturing Co., Ltd. Seamless gap fill
US10157949B2 (en) * 2017-03-14 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Isolation structure for reducing crosstalk between pixels and fabrication method thereof
US20230010227A1 (en) * 2021-07-08 2023-01-12 Changxin Memory Technologies, Inc. Shallow trench isolation structure and method for manufacturing the same
TWI841017B (zh) * 2022-06-27 2024-05-01 南亞科技股份有限公司 具有氮化層之隔離結構的半導體元件

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4631803A (en) * 1985-02-14 1986-12-30 Texas Instruments Incorporated Method of fabricating defect free trench isolation devices
US4855804A (en) * 1987-11-17 1989-08-08 Motorola, Inc. Multilayer trench isolation process and structure
US5189501A (en) * 1988-10-05 1993-02-23 Sharp Kabushiki Kaisha Isolator for electrically isolating semiconductor devices in an integrated circuit
JPH0834242B2 (ja) * 1988-12-08 1996-03-29 日本電気株式会社 半導体装置およびその製造方法
US5206182A (en) * 1989-06-08 1993-04-27 United Technologies Corporation Trench isolation process
JPH0513566A (ja) * 1991-07-01 1993-01-22 Toshiba Corp 半導体装置の製造方法
US5190889A (en) * 1991-12-09 1993-03-02 Motorola, Inc. Method of forming trench isolation structure with germanium silicate filling
US5387540A (en) * 1993-09-30 1995-02-07 Motorola Inc. Method of forming trench isolation structure in an integrated circuit
US5429977A (en) * 1994-03-11 1995-07-04 Industrial Technology Research Institute Method for forming a vertical transistor with a stacked capacitor DRAM cell
US5492858A (en) * 1994-04-20 1996-02-20 Digital Equipment Corporation Shallow trench isolation process for high aspect ratio trenches
US5447884A (en) * 1994-06-29 1995-09-05 International Business Machines Corporation Shallow trench isolation with thin nitride liner
US5643823A (en) * 1995-09-21 1997-07-01 Siemens Aktiengesellschaft Application of thin crystalline Si3 N4 liners in shallow trench isolation (STI) structures
US5811347A (en) * 1996-04-29 1998-09-22 Advanced Micro Devices, Inc. Nitrogenated trench liner for improved shallow trench isolation
US5780346A (en) * 1996-12-31 1998-07-14 Intel Corporation N2 O nitrided-oxide trench sidewalls and method of making isolation structure

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