KR100335122B1 - 반도체 소자의 격리 방법 - Google Patents
반도체 소자의 격리 방법 Download PDFInfo
- Publication number
- KR100335122B1 KR100335122B1 KR1019990038678A KR19990038678A KR100335122B1 KR 100335122 B1 KR100335122 B1 KR 100335122B1 KR 1019990038678 A KR1019990038678 A KR 1019990038678A KR 19990038678 A KR19990038678 A KR 19990038678A KR 100335122 B1 KR100335122 B1 KR 100335122B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- nitride film
- trench
- forming
- silicon substrate
- Prior art date
Links
- 238000002955 isolation Methods 0.000 title claims description 12
- 239000004065 semiconductor Substances 0.000 title abstract description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 42
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 35
- 239000010703 silicon Substances 0.000 claims abstract description 33
- 150000004767 nitrides Chemical class 0.000 claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 238000000034 method Methods 0.000 claims abstract description 19
- 238000005530 etching Methods 0.000 claims abstract description 7
- 239000013078 crystal Substances 0.000 claims description 9
- 125000004435 hydrogen atom Chemical group [H]* 0.000 claims description 3
- 229910052581 Si3N4 Inorganic materials 0.000 claims 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims 1
- 229910052739 hydrogen Inorganic materials 0.000 abstract description 7
- 239000001257 hydrogen Substances 0.000 abstract description 7
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 abstract description 4
- 125000004429 atom Chemical group 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 4
- 150000002431 hydrogen Chemical class 0.000 description 3
- 229910017052 cobalt Inorganic materials 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- 238000011109 contamination Methods 0.000 description 2
- 230000005012 migration Effects 0.000 description 2
- 238000013508 migration Methods 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 125000004430 oxygen atom Chemical group O* 0.000 description 2
- 238000010301 surface-oxidation reaction Methods 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 229910021480 group 4 element Inorganic materials 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
본 발명은 누설전류를 감소시키는데 적당한 반도체 소자의 격리 방법에 관한 것으로, 실리콘 기판상에 패드 산화막, 제 1 질화막을 차례로 형성하는 공정, 상기 제 1 질화막, 패드 산화막을 선택적으로 식각하는 공정, 상기 제 1 질화막을 마스크로 하여 상기 실리콘 기판의 소정 영역을 식각하여 트렌치를 형성하는 공정, 상기 트렌치 표면에 희생 산화막을 형성하는 공정, 상기 희생 산화막을 제거하고 상기 트렌치 표면에 수소 처리하는 공정, 상기 수소 처리된 트렌치 표면을 포함한 전면에 제 2 질화막을 형성하는 공정, 상기 제 2 질화막상에 절연막을 형성하는 공정을 포함하여 이루어진다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 누설 전류를 감소시키도록 한 반도체 소자의 격리 방법에 관한 것이다.
일반적으로 원자(atom)들간의 결합의 종류는 이온 본딩(Ion bonding), 코발런트 본딩(Covalent bonding), 메탈릭 본딩(Metallic bonding), 반데르 발스 본딩 (Van der waalls bonding)등이 있다.
여기서 코발런트 본딩은 공유결합이라고 하며, 원자들 사이를 서로 공유하는 결합을 의미한다.
그리고 카본(Carbon;C), 실리콘(Silicon;Si), 게르마늄(Germanuim;Ge)등 주기율표에서 Ⅳ족 원소들이 코발런트 본딩이 이루어지는 다이아몬드 결정 구조를 갖고 있다.
예를 들면, 실리콘 원자는 4개의 가전자(valence electron)를 갖고 있으며, 이러한 4개의 가전자는 다른 원자들과 결합될 때 공유결합을 한다.
일반적으로 실리콘의 구조적 물성은 결정 방향(crystal direction)에 의존하며, VLSI 제조 공정에 영향을 미친다.
그리고 실리콘 원자의 장력(tensil strength)은 <111> 방향에서 가장 높으므로 {111}-평면은 가장 높은 원자 밀도를 갖는다.
그러므로 {111}-평면은 산화 반응(oxidation reaction)을 위한 표면 면적당 원자수가 더 많기 때문에 {100}-평면보다 쉽게 산화된다.
도 1a 및 도 1b 에 도시된 바와 같이, 실리콘 결정의 {100}-평면은 {111}-평면보다 댕글링 본드(Ⅰ)의 수가 작다.
대부분 MOSFET 소자는 <100> 방향에서 가장 낮은 표면 상태 밀도를 갖기때문에 {100}-평면 웨이퍼상에서 제조 공정이 이루어진다.
이하 첨부도면을 참조하여 종래기술의 반도체 소자의 격리 방법에 대해 설명하면 다음과 같다.
도 2a 내지 도 2c 는 종래기술의 반도체 소자의 격리 방법을 나타낸 도면이다.
도 2a 에 도시된 바와 같이, {100}-평면 실리콘 기판(1)상에 패드 산화막 (2), 질화막(3)을 증착하고 상기 질화막(3)상에 감광막(도시 생략)을 도포한다.
이어 노광 및 현상으로 상기 감광막을 선택적으로 패터닝한다.
이어 상기 패터닝된 감광막을 마스크로 하여 상기 질화막(3), 패드 산화막 (2)을 선택적으로 식각하여 상기 실리콘 기판(1)의 일정 표면을 노출시킨 후, 상기 패터닝된 감광막을 제거한다.
이어 상기 질화막(3)을 마스크로 하여 상기 노출된 실리콘 기판(1)을 일정 깊이로 식각하여 상기 실리콘 기판(1)내에 트렌치(4)를 형성한다.
상기와 같은 공정을 STI(Shallow Trench Isolation)의 한 방법인 PGI (Profile Groove Isolation) 공정이라 한다.
이 때 상기 트렌치(4)가 형성된 {100}-평면 실리콘 기판(1)의 결정면은 {111}-평면으로 바뀌게 되어 실리콘의 표면 원자 밀도가 증가하게 된다.
즉 상기 실리콘 기판(1)의 실리콘 원자들의 댕글링 본드(dangling bond)수는{100}-평면보다 더 많아지게 된다.
이어, 도 2b에 도시된 바와 같이 상기 트렌치(4) 측벽을 표면 산화시키어 산화막(5)을 형성한다.
이러한 표면산화를 실시함으로써, 상기 트렌치(4)의 측벽 표면에서 상기 산소(O) 원자와 실리콘(Si) 원자는 서로 결합되어 상기 실리콘 원자의 댕글링 본드의 수를 감소시킬 수 있다.
이어, 상기 도 2c에 도시된 바와 같이 상기 산화막(5)을 포함한 전면에 HLD 산화막(6)을 형성하여 상기 트렌치(4)를 매립한다.
이어 후속 평탄화 공정으로 상기 HDL산화막(6)을 선택적으로 식각하여 상기 트렌치(4)를 매립하는 격리막을 형성한다.
그러나, 상기와 같은 종래기술의 반도체 소자의 격리 방법은 트렌치 표면의 실리콘 원자들에 존재하는 결합되지 않은 댕글링 본드때문에, 격리막의 에지부분에서 실리콘 기판으로의 누설 전류가 발생하여 메모리 소자의 리프레시 특성을 저하시키는 문제점이 있다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로, 특히 격리막 계면의 댕글링 본드 수를 감소시키는데 적당한 반도체 소자의 격리 방법을 제공하는데 그 목적이 있다.
도 1a 는 일반적인 실리콘 결정의 {100}-평면을 나타낸 도면
도 1b 는 일반적인 실리콘 결정의 {111}-평면을 나타낸 도면
도 2a 내지 도 2c 는 종래 기술의 반도체 소자의 격리 방법을 나타낸 도면
도 3a 내지 도 3d 는 본 발명의 실시예에 따른 반도체 소자의 격리 방법을 나타낸 도면
도 4 는 종래 기술과 본 발명의 실시예에 따른 트렌치 측벽의 계면을 비교한 도면
* 도면의 주요부분에 대한 부호의 설명 *
21 : 실리콘 기판 22 : 패드 산화막
23 : 질화막 24 : 트렌치
25 : 희생 산화막 26 : SiH 막
27 : SiN 막 28 : HLD 산화막
상기의 목적을 달성하기 위한 본 발명의 반도체 소자의 격리 방법은 실리콘 기판상에 패드 산화막, 제 1 질화막을 차례로 형성하는 공정, 상기 제 1 질화막, 패드 산화막을 선택적으로 식각하는 공정, 상기 제 1 질화막을 마스크로 하여 상기 실리콘 기판의 소정 영역을 식각하여 트렌치를 형성하는 공정, 상기 트렌치 표면에 희생 산화막을 형성하는 공정, 상기 희생 산화막을 제거하고 상기 트렌치 표면에 수소 처리하는 공정, 상기 수소 처리된 트렌치 표면을 포함한 전면에 제 2 질화막을 형성하는 공정, 상기 제 2 질화막상에 절연막을 형성하는 공정을 포함하여 이루어짐을 특징으로 한다.
이하 본 발명의 실시예에 따른 반도체 소자의 격리 방법에 대해 설명하면 다음과 같다.
도 3a 내지 도 3d 는 본 발명의 실시예에 따른 반도체 소자의 격리 방법을 나타낸 도면이다.
도 3a에 도시된 바와 같이, {100}-평면 실리콘 기판(21)상에 패드 산화막 (22), 제 1 질화막(23)을 증착하고, 상기 제 1 질화막(23)상에 감광막을 도포하고 노광 및 현상으로 상기 감광막을 선택적으로 패터닝한다.
이어 상기 패터닝된 감광막을 마스크로 하여 상기 제 1 질화막(23), 패드 산화막 (22)을 선택적으로 제거하여 상기 실리콘 기판(21)의 표면을 노출시킨다.
이어 상기 제 1 질화막(23)을 마스킹 물질로 사용하여 상기 실리콘 기판(21)의 소정 영역을 일정 깊이로 식각하여 트렌치(24)를 형성한 후, 도 3b에 도시된 바와 같이 상기 트렌치(24) 측벽 표면에 희생 산화막(25)을 형성한다.
여기서 상기 트렌치(24) 형성 후, 상기 실리콘 기판(21)의 결정 방향은{111}-평면으로 바뀌게 되어 그 표면이 거칠어지게 되므로, 상기 희생 산화막(25)을 이용하여 거칠어진 실리콘 기판(21)의 표면을 부드럽게 또는 평평하게 한다.
이어 도 3c에 도시된 바와 같이 상기 희생 산화막(25)을 제거한 후, 상기 트렌치(24)의 측벽 표면에 수소(H2)를 처리하여 SiH 막(26)을 형성한다.
이 때 수소(H2) 원자는 {111}-평면으로 식각된 실리콘 기판(21)내의 실리콘 원자의 댕글링 본드와 결합한다.
이처럼 먼저 희생 산화를 이용하여 실리콘 기판(21)의 표면을 처리하여 상기 SiH 막(26)의 형성을 좋게한다.
종래 표면산화시 산소 원자와 실리콘 원자의 공유 결합은 산소 원자의 크기가 크기때문에 댕글링 본드의 수를 감소시키는데 한계가 있었으나, 본 발명의 실시예는 원자의 크기가 작은 수소 원자를 이용하여 댕글링 본드의 수를 더욱 감소시킬 수 있다.
이어 도 3d에 도시된 바와 같이 상기 SiH 막(26)을 포함한 질화막(23) 상에 제 2 질화막, 즉 SiN 막 (27)을 증착한 후, 상기 SiN 막(27)상에 HLD(High temperature Low pressure Deposition) 산화막(28)을 형성한다.
이 때 상기 SiN 막(27)은 상기 SiH 막(26)의 수소 원자들의 이동을 방지하여 안정된 표면 에너지 상태를 유지하고, 또한 외부로부터 오염을 방지한다.
그리고 상기 HLD 산화막(28)은 트렌치(24)내에 매립되어 격리막으로 이용된다.
상기와 같이 실리콘 기판(21)에 수소 처리를 하여 실리콘 기판(21)의 표면 에너지 상태를 안정하게 하므로, 고집적 메모리 소자의 제조 공정에 적용가능하다.
전술한 바와 같이 본 발명에 따른 반도체 소자의 격리 방법은 실리콘 기판내에 형성된 트렌치 표면에 수소(H2)를 이용하여 실리콘 원자의 댕글링 본드를 감소시키므로, 소자 동작시 격리막 계면에 흐르는 누설 전류를 방지하여 메모리 소자의 리프레쉬 특성을 향상시킬 수 있는 효과가 있다.
그리고 수소 처리된 트렌치 표면에 SiN 막을 형성함으로써, 상기 수소의 이동을 방지하여 안정된 표면 에너지 상태를 유지할 수 있다.
또한 SiN 막은 외부로부터의 오염을 막아주는 기능을 하기 때문에 격리막 계면에 외부 불순물이 유입되는 것을 방지할 수 있다.
Claims (5)
- 실리콘 기판상에 패드 산화막, 제 1 질화막을 차례로 형성하는 공정,상기 제 1 질화막, 패드 산화막을 선택적으로 식각하는 공정,상기 제 1 질화막을 마스크로 하여 상기 실리콘 기판의 소정 영역을 식각하여 트렌치를 형성하는 공정,상기 트렌치 표면에 희생 산화막을 형성하는 공정,상기 희생 산화막을 제거하고 상기 트렌치 표면에 수소 처리하는 공정,상기 수소 처리된 트렌치 표면을 포함한 전면에 제 2 질화막을 형성하는 공정,상기 제 2 질화막상에 절연막을 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 반도체 소자의 격리 방법.
- 제 1 항에 있어서,상기 실리콘 기판은 결정면이 {100}-평면인 것을 특징으로 하는 반도체 소자의 격리 방법.
- 제 1 항에 있어서,상기 트렌치 표면은 결정면이 {111}-평면으로 형성되는 것을 특징으로 하는 반도체 소자의 격리 방법.
- 제 1 항에 있어서,상기 수소 원자는 상기 트렌치 표면의 실리콘 원자의 댕글링 본드와 결합되는 것을 특징으로 하는 반도체 소자의 격리 방법.
- 제 1 항에 있어서,상기 제 2 질화막은 SiN 막을 이용하는 것을 특징으로 하는 반도체 소자의 격리 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990038678A KR100335122B1 (ko) | 1999-09-10 | 1999-09-10 | 반도체 소자의 격리 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990038678A KR100335122B1 (ko) | 1999-09-10 | 1999-09-10 | 반도체 소자의 격리 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010027095A KR20010027095A (ko) | 2001-04-06 |
| KR100335122B1 true KR100335122B1 (ko) | 2002-05-04 |
Family
ID=19610988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990038678A KR100335122B1 (ko) | 1999-09-10 | 1999-09-10 | 반도체 소자의 격리 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100335122B1 (ko) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02215125A (ja) * | 1989-02-16 | 1990-08-28 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH1050693A (ja) * | 1996-08-01 | 1998-02-20 | Seiko Epson Corp | 半導体装置の製造方法 |
| US5763315A (en) * | 1997-01-28 | 1998-06-09 | International Business Machines Corporation | Shallow trench isolation with oxide-nitride/oxynitride liner |
-
1999
- 1999-09-10 KR KR1019990038678A patent/KR100335122B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02215125A (ja) * | 1989-02-16 | 1990-08-28 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH1050693A (ja) * | 1996-08-01 | 1998-02-20 | Seiko Epson Corp | 半導体装置の製造方法 |
| US5763315A (en) * | 1997-01-28 | 1998-06-09 | International Business Machines Corporation | Shallow trench isolation with oxide-nitride/oxynitride liner |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010027095A (ko) | 2001-04-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI253114B (en) | Semiconductor device with trench isolation structure and method for fabricating the same | |
| US6313011B1 (en) | Method for suppressing narrow width effects in CMOS technology | |
| US6221736B1 (en) | Fabrication method for a shallow trench isolation structure | |
| US7566924B2 (en) | Semiconductor device with gate spacer of positive slope and fabrication method thereof | |
| US20050085048A1 (en) | Method of fabricating shallow trench isolation with improved smiling effect | |
| KR100335122B1 (ko) | 반도체 소자의 격리 방법 | |
| US20040087103A1 (en) | Semiconductor device fabrication method using oxygen ion implantation | |
| US20030003680A1 (en) | Method for manufacturing isolating structures | |
| KR100226501B1 (ko) | 반도체장치의 소자격리방법 | |
| KR100479813B1 (ko) | 반도체소자의 제조방법 | |
| US20090170276A1 (en) | Method of Forming Trench of Semiconductor Device | |
| KR20050088355A (ko) | 스트레인드 실리콘 공정을 위한 셸로우 트렌치 고립 공정 | |
| KR100344765B1 (ko) | 반도체장치의 소자격리방법 | |
| CN114864479A (zh) | 半导体器件及其制作方法 | |
| KR0161727B1 (ko) | 반도체 소자의 소자분리방법 | |
| KR100239425B1 (ko) | 트랜지스터의 제조 방법 | |
| KR100419873B1 (ko) | 반도체소자의 격리방법 | |
| KR20000007466A (ko) | 반도체장치의 트렌치 소자분리방법 | |
| KR20020058529A (ko) | 반도체소자 제조 방법 | |
| KR20030000436A (ko) | 반도체 소자의 격리막 제조방법 | |
| JPH0316124A (ja) | 半導体装置 | |
| KR19990000762A (ko) | 반도체장치의 소자격리방법 | |
| KR20040054095A (ko) | 반도체 소자 제조 방법 | |
| KR20000043198A (ko) | 이중 게이트산화막 형성방법 | |
| KR20030001972A (ko) | 반도체 소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| N231 | Notification of change of applicant | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100325 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |