JPH0222843A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPH0222843A
JPH0222843A JP17230188A JP17230188A JPH0222843A JP H0222843 A JPH0222843 A JP H0222843A JP 17230188 A JP17230188 A JP 17230188A JP 17230188 A JP17230188 A JP 17230188A JP H0222843 A JPH0222843 A JP H0222843A
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JP
Japan
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wiring
insulating film
interlayer insulating
whose
contact
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Pending
Application number
JP17230188A
Other languages
English (en)
Inventor
Akira Nishiyama
彰 西山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
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Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
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Publication of JPH0222843A publication Critical patent/JPH0222843A/ja
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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [発明の目的] 本発明は、高集積化半導体装置の配線部の改良に関する
(従来の技術) MOS集積回路の高集積化、高機能化は目覚ましいもの
がある。集積回路の高集積化にとって素子の微細化は必
須であり、MOS)ランジスタはゲート長、ゲート幅等
の平面寸法の縮小と共に。
ソース、ドレイン拡散層の深さも小さくなっている。拡
散層深さを小さくするためには、イオン注入後の活性化
の熱処理を高温で長時間やるわけには行かない。そのた
め例えば、短時間で高温の熱処理を行なうランプ・アニ
ールなどが注目されている。
一方、浅い拡散層への要望と同時に、多層配線のための
基板平坦化という要望がある。従来この基板平坦化は1
層間絶縁膜にリンガラス膜やボロンガラス膜等を用いて
、これを熱処理により流動化させるという方法がとられ
てきた。しかし、この熱処理はせっかく浅く形成した拡
散層を深くしてしまう。
低温プロセスでしかも平坦な面を持つ層間絶縁膜を形成
する有効な方法として、バイアス・スパッタ法やバイア
スECR法がある。これらはスパッタ法やECRプラズ
マ法の改良であり、バイアス電圧の効果によって、膜堆
積と同時に堆積される絶縁膜の凸部を削ることにより、
平坦な絶縁膜を得ようとするものである。
しかしながらこれらバイアス・スパッタ法やバイアスE
CR法では、細い電極配線上は容易に平坦化されるが、
太い電極配線パターン上では膜厚を十分に大きくしない
と平坦化されない、という問題がある。第4図は、その
様子を模式的に示す。
拡散層が形成された基板41上に例えば第1層配線42
,43.44が形成され、この上にバイアス・スパッタ
法またはバイアスECR法により層間絶縁間45を堆積
すると9図示のように細い配線42の部分は完全に平坦
化されるが、これより太い配線43.更にそれより太い
配線44上では断面が三角形や台形状の段差が残ってし
まう。例えばMO3集積回路においても電極配線の幅は
必ずしも一定ではなく、特に電極配線のコンタクト部は
ある程度大きい面積を必要とするため、この様な問題が
残る。
例えば第5図は、MOSトランジスタを用いたゲートア
レイの基本セルを示している。ソース。
ドレインとなる拡散層51,52.多結晶シリコン膜に
よるゲート電極53が図示のようにパターン形成される
が、ゲート電極53の上部配線とのコンタクト部54は
太くなる。また第6図は、第1層配線61のパターン例
であるが、やはり第2層配線とのコンタクト部62は太
くなっている。
バイアス・スパッタ法やバイアスECR法により、この
様なコンタクト部の上でも段差を生じることなく平坦に
層間絶縁膜を形成するには、前述のように十分な膜厚を
必要とするが2層間絶縁膜が余り厚くなるとコンタクト
孔のアスペクト比が大きくなってしまい、コンタクトの
歩留りや信頼性が大きく劣化する原因となる。
(発明が解決しようとする課題) 以上のように、高密度集積回路で平坦な層間絶縁膜を形
成する方法としてバイアス・スパッタ法やバイアスEC
R法が有用であるが、これらの方法でも大きい配線幅が
層間絶縁膜の平坦化にとって障害となり、特に電極配線
のコンタクト部がどうしても太くなるため絶縁膜の完全
な平坦化ができない、という問題があった。
本発明は、この様な問題を解決した半導体装置とその製
造方法を提供することを目的とする。
[発明の構成] (課題を解決するための手段) 本発明は、第1の電極または配線の第2の配線とのコン
タクト部を、スプリット・パターンとしたことを特徴と
する。ここでスプリット・パターンとは1本来太い配線
を櫛歯状に代表される細い線状パターンの集合となるよ
うに分割した状態のパターンをいう。
(作用) 本発明によれば、第1の電極または配線がコンタクト部
を含めて全て細い線状パターンにより形成されるため、
この−Lにバイアス・スパッタ法またはバイアスECR
法によって平坦性の優れた層間絶縁膜を、アスペクト比
が余り大きくならない膜厚をもって形成することができ
、従って信頼性の高い高密度集積回路を得ることができ
る。
(実施例) 以下1本発明の詳細な説明する 第1図(a) 〜(d)は2本発明をMOSトランジス
タを用いたゲートアレイに適用した実施例の基本セルパ
ターンを示す。これらの図で。
11.12はソース、ドレイン拡散層であり。
13が多結晶シリコン膜によるゲート電極である。
第1図(a)では、ゲート電極13のうち、この上に層
間絶縁膜を介しで配設される配線とのコンタクト部14
aを素子上の部分と同じ幅の3本の線分と2つのスペー
スからなるスプリット・パターンとしている。第1図(
b)ではコンタクト部14bの分割方向を第1図(a)
とは直交する方向としている。分割に用いる線分の本数
は3本に限られない。第1図(c)(d)でのコンタク
ト部14c、14dは、開放端のある櫛歯状ではなく、
ソリッド電極の内部にスペースを設けたパターンとして
いる。
このようなコンタクト部を持つゲート電極を形成すれば
、この上にバイアス・スパッタ法あるいはバイアスEC
R法によって、薄くてしかも平坦性に優れた層間絶縁膜
を堆積することができる。
以上では、ゲート電極材料として多結晶シリコン膜単層
を用いているが、この材料は金属でもよいし、多結晶シ
リコン膜と金属や金属シリサイドの多層膜であってもよ
い。
第2図(a)〜(d)は、他の実施例の集積回路での第
1の配線層パターンを示している。
21が第1の配線であり、コンタクト部22a。
22b、22c、22dはそれぞれ第1図(a)〜(d
)でのそれと同様のスプリット・パターンとしている。
これら第1の配線の材料は、多結晶シリコン膜でも金属
でも、あるいは金属シリサイド膜でもよいし、これらの
複合膜でもよい。この様な第1の配線が形成された基板
上にやはりバイアス・スパッタ法またはバイアスECR
法により層間絶縁膜を形成すれば、平坦性の優れたもの
が薄く形成でき、第2の配線を信頼性よく形成すること
ができる。
本発明において、コンタクト部をスプリット・パターン
としたことによるコンタクト抵抗の増大は殆ど問題にな
らず、場合によっては従来よりコンタクト抵抗の低減や
、小さい占有面積での実質的なコンタクト面積の増大も
可能になる。このことを第3図により説明する。第3図
は9本発明を適用して半導体基板31上に絶縁膜32を
介して第1の電極または配線が形成され、この上に層間
絶縁膜34を介して第2の配線35が形成された時の配
線のコンタクト部の断面を示している。第1の電極また
は配線のコンタクト部線分33は。
コンタクト孔を形成する時にその上部を十分に露出させ
ると、上面だけでなく側面36にも第2の配線35が接
触する状態となる。従って、従来に比べてコンタクト面
積が大きく減少することはない。また露出させる側面3
6の面積によっては。
従来と同じコンタクト部の大きさで実際のコンタクト面
積は従来より大きくすることができる。このことは、従
来と同じコンタクト抵抗ならば、従来よりコンタクト部
の大きさを小さくすることも可能であることを意味する
本発明は上記実施例に限られるものではない。
例えば実施例では、コンタクト部のスプリット・パター
ンを電極または配線の幅と等しい線分により構成したが
、電極または配線の幅と全く同じ幅である必要はなく、
それより太い線分あるいは細い線分を用いることができ
る。その池水発明は。
その趣旨を逸脱しない範囲で種々変形して実施すること
ができる。
[発明の効果] 以上述べたように本発明によれば、電極配線のコンタク
ト部をスプリット・パターンとすることにより、この上
にバイアス・スパッタ法やバイアスECR法により形成
される層間絶縁膜の段差を抑制し、薄い膜厚で平坦性の
優れた層間絶縁膜を得ることがきる。したがって浅い拡
散層を持つ高密度集積回路の歩留りおよび信頼性向上を
図ることができる。
【図面の簡単な説明】
第1図(a)〜(d)は本発明をゲートアレイに適用し
た実施例の基本セルパターンを示す図。 第2図(a)〜(d)は他の実施例の第1の配線パター
ンを示す図、第3図は本発明の詳細な説明するためのコ
ンタクト部の断面構造を示す図。 第4図は従来法による堆積絶縁膜の断面形状を示す図、
第5図は従来のゲートアレイの基本セルパターンを示す
図、第6図は従来の多層配線における下部配線パターン
例を示す図である。 11.12・・・拡散層、13・・・ゲート電極。 14a〜14d・・・コンタクト部、21・・・第1の
配R,22a 〜22d・・・コンタクト部。 出願人代理人 弁理士 鈴江武彦 第3図 第 図

Claims (1)

    【特許請求の範囲】
  1. 半導体基板上に第1の電極または配線が形成され、この
    上に層間絶縁膜を介して第2の配線が形成され、第2の
    配線がコンタクト孔を介して第1の電極または配線に接
    続された構造を有する半導体装置において、第1の電極
    または配線の第2の配線とのコンタクト部をスプリット
    ・パターンにより構成したことを特徴とする半導体装置
JP17230188A 1988-07-11 1988-07-11 半導体装置 Pending JPH0222843A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP17230188A JPH0222843A (ja) 1988-07-11 1988-07-11 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP17230188A JPH0222843A (ja) 1988-07-11 1988-07-11 半導体装置

Publications (1)

Publication Number Publication Date
JPH0222843A true JPH0222843A (ja) 1990-01-25

Family

ID=15939388

Family Applications (1)

Application Number Title Priority Date Filing Date
JP17230188A Pending JPH0222843A (ja) 1988-07-11 1988-07-11 半導体装置

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JP (1) JPH0222843A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5894170A (en) * 1996-08-29 1999-04-13 Nec Corporation Wiring layer in semiconductor device
FR2794887A1 (fr) * 1999-06-08 2000-12-15 Murata Manufacturing Co Procede de fabrication d'une piece electronique ceramique munie d'electrodes
JP2009182343A (ja) * 2001-04-26 2009-08-13 Samsung Electronics Co Ltd 配線の接触構造及びその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5894170A (en) * 1996-08-29 1999-04-13 Nec Corporation Wiring layer in semiconductor device
FR2794887A1 (fr) * 1999-06-08 2000-12-15 Murata Manufacturing Co Procede de fabrication d'une piece electronique ceramique munie d'electrodes
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