KR940001335A - 반도체 집적 회로 장치 - Google Patents

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Abstract

반도체 칩에 형성된 내부 회로 영역의 주변을 따라 연장하는 전원 전압 공급용의 여러개의 주회 전원 배선과 주회 전원 배선보다도 바깥쪽에 마련된 본딩 패드를 갖는 반도체 집적 회로 장치로서 가장 바깥쪽에 배치된 주회 전원 배선의 사용 배선층을 그것에 인접하는 안쪽이 주회 전원 배선의 사용 배선층보다도 1층저감한 구성으로 하고, 그 저감한 배선층에 안쪽의 주회 전원 배선과 본딩 패드를 접속하는 전원 인출 배선을 마련한다. 또 가장 바깥둘레의 주회 전원 배선과 본딩 패드를 접속하는 전원 인출 배선을 가장 바깥둘레의 주회 배선과 같은 층의 배선층으로 구성한다. 또한 내부 회로 영역의 주변을 따라 여러개의 I/O셀을 배치함과 동시에 그 여러개의 I/O셀중, 인접하는 2이상의 입출력 회로 셀을 사용하여 구성되고 또한 주회 전원 배선에서 전원 전압이 공급되는 고구동력 버퍼 회로를 배치하고, 고구동력 버퍼 회로의 구성용의 여러개의 I/O셀에 할당되어 있는 소정의 외부 단자를 여러개의 주회 전원 배선에 전원 전암을 공급하기 위한 단자로 한 반도체 집적 회로 장치의 구조로 한다.

Description

반도체 집적 회로 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 1실시예인 반도체 집적 회로 장치를 구성하는 반도체 칩의 전체 평면도.
제2도는 제1도의 반도체 집적 회로 장치의 고구동력 버퍼 회로 형성 영역을 모식적으로 도시한 반도체 칩의 주요부 확대 평면도.
제3도는 고구동력 버퍼 회로 헝성 영역을 상세히 설명하기 위한 반도체 칩의 주요부 확대 평면도.

Claims (15)

  1. 내부 회로 형성 영역을 구비하는 주면을 갖는 반도체 기판, 상기 내부 회로 형성 영역의 주변을 따라 상기 내부 회로 형성 영역을 둘러싸도록 상기 주면의 상부로 연장하는 여러개의 주회 전원 배선, 상기 주면의 상부에서 상기 주회 전원 배선보다도 바깥쪽에 마련된 여러개의 외부 단자, 상기 주면 및 제1전원 배선을 덮도록 상기 주면상에 형성된 제1층간 절연막과 상기 제1층간 절연막상에서 또한 상기 제1전원 배선의 상부에 형성된 제1전원 인출선을 포함하며, 상기 주회 전원 배선은 가장 바깥둘레에 배치된 제1전원 배선과 그것에 인접하는 안쪽의 제2전원 배선을 포함하고, 상기 제2전원 배선은 상기 제1층간 절연막상에 형성되고, 상기 제1전원 인출선은 상기 외부 단자와 상기 제2전원 배선을 전기적으로 접속하는 반도체 집적 회로 장치.
  2. 제1항에 있어서, 상기 제1전원 배선의 선폭은 상기 제2전원 배선의 선폭보다 넓은 반도체 집적 회로 장치.
  3. 제 1항에 있어서, 상기 여러개의 주회 전원 배선의 각각의 선폭은 바깥쪽으로 배치됨에 따라 차례로 넓어지는 반도체 집적 회로 장치.
  4. 제1항에 있어서, 상기 주면상에 헝성된 입출력(I/0)셀, 상기 주면 및 입출력 셀을 덮도록 주면상에 형성된 제2층간 절연막과 상기 제2층간 절연막상에 형성된 제2전극 인출선을 또 포함하며, 상기 입출력 셀은 내부 회로 형성 영역을 둘러싸도록 상기 주회 전원 배선의 하부에 형성되고, 상기 제2층간 절연막상에는 형성된 제2전극 인출선을 또 포함하며, 상기 입출력 셀은 상기 내부 회로 형성 영역을 둘러싸도록 상기 주회 전원 배선의 하부에 형성되고, 상기 제1및 제2전원 배선은 상기 입출력 셀에 각각 다른 전원 전압을 공급하는 반도체 집적 회로 장치.
  5. 반도체 칩에 형성된 내부 회로 영역의 주변을 따라 연장하는 전원 전압 공급용의 여러개의 주회 전원 배선의 안쪽으로 인접하는 다른 주회 전원 배선을 소정의 주회 전원 배선의 사용 배선층이 그 주외 전원배선의 사용 배선층보다도 적어도 1층 작도록 배치한 반도체 집적 회로 장치.
  6. 제1항에 있어서, 상기 여러개의 입출력 회로 셀중, 인접하는 2이상의 입출력 회로 셀을 사용하여 구성되고, 또한 상기 주회 전원 배선에서 전원 전압이 공급되는 고구동력 버퍼 회로를 배치하고, 상기 고구동력 버퍼 회로의 구성용의 여러개의 입출력 회로 셀에 할당되어 있는 소정의 외부 단자를 상기 여러개의 주회 전원 배선에 전원 전압을 공급하기 위한 단자로 한 반도체 집적 회로 장치.
  7. 제6항에 있어서, 상기 고구동력 버퍼 회로를 여러개 연속시킨 상태로 배치함과 동시에, 상기 여러개의 주회 전원 배선에서 상기 소정의 외부 단자로 인출된 전원 인출용 배선을 상기 고구동력 버퍼 회로에서 외부 단자로 인출된 신호 인출용 배선의 양측에 배치한 반도체 집적 회로 장치.
  8. 제7항에 있어서, 상기 고구동력 버퍼 회로를 구성하기 위한 배선층은 상기 주회 전원 배선을 구성하는 배선층과는 다른 반도체 집적 회로 장치.
  9. 제7항에 있어서, 상기 여러개의 주회 전원 배선이 기준 전위 공급용의 주회 전원 배선 및 기준 전위보다도 높은 전위를 공급하는 고전위 공급용의 주회 전원 배선이고, 상기 고구동력 버퍼 회로의 신호 인출용 배선의 한쪽의 전원 인출용 배선을 상기 기준 전위 공급용의 주회 전원 배선에서 인출된 기준 전위 전원 인출용 배선으로 하고, 다른 한쪽의 전원 인출용 배선을 상기 전위 공급용의 주회 전원 배선에서 인출시킨 고전위 전원 인출용 배선으로 한 반도체 집적 회로 장치.
  10. 내부 회로 형성 영역을 구비하는 주면을 갖는 반도체 기판, 상기 내부 회로 형성 영역의 주변을 따라 배치되고 상기 주면에 형성된 여러개의 입출력 회로 셀, 상기 인접하는 2이상의 입출력 회로 셀을 사용하여 구성되는 고구동력 버퍼 회로, 상기 주면 및 입출력 회로 셀상을 덮도록 상기 주면상에 형성된 제1층간 절연막, 상기 제1층간 절연막상에 형성된 전원 배선을 포함하고 상기 고구동력 버퍼 회로에 전원 전압을 공급하기 위한 전원 배선 수단과 하나의 입출력 회로 셀에 각각 대응하고 상기 주면에 헝성된 여러개의 외부 단자를 포함하며. 상기 고구동력 버퍼 회로의 구성용의 여러개의 입출력 회로 셀에 대응하는 외부 단자의 적어도 하나의 상기 전원 배선에 전원 전압을 공급하기 위한 단자로서 상기 전원 배선에 전기적으로 접속되는 반도체 집적 회로 장치.
  11. 반도체 칩에 형성된 내부 회로 영역의 주변을 따라 연장하도록 배치된 전원 전압 공급용의 여러개의 주회 전원 배선, 상기 내부 회로 영역의 주변을 따라 배치된 입출력 회로 셀, 상기 입출력 회로 셀중, 인접하는 2이상의 입출력 회로 셀을 사용하여 구성되고, 또한 상기 여러개의 주회 전원 배선에서 전원 전압이 공급되는 고구동력 버퍼 회로, 상기 각 입출력 회로 셀에 대용하여 마련된 외부 단자를 포함하며, 상기 고구동력 버퍼 회로의 구성용의 여러개의 입출력 회로 셀에 할당되어 있는 소정의 외부 단자를 상기 여러개의 주회 전원 배선에 대하여 소정의 전원 전압을 공급하기 위한 단자로 한 반도체 집적 회로 장치.
  12. 제11항에 있어서, 상기 소정의 외부 단자와 상기 여러개의 주회 전원 배선을 입출력 회로 구성용의 배선이 헝성된 배선층과는 다른 배선층에 형성된 전원 인출용 배선을 사용하여 전기적으로 접속한 반도체 집적 회로장치.
  13. 반도체 칩에 형성된 내부 회로 영역의 주변을 따라 연장하도록 배치된 전원 전압 공급용의 여러개의 주회 전원 배선, 상기 내부 회로 영역의 주변을 따라 배치된 여러개의 입출력 회로 셀. 상기 입출력 회로 셀중, 인접하는 2이상의 입출력 회로 셀을 사용하여 구성되고 또한 상기 여러개의 주회 전원 배선에서 전원 전압이 공급되는 고구동력 버퍼 회로와, 상기 각 입출력 회로 셀에 대응하여 마련된 외부 단자를 포항하며, 상기 고구동력 버퍼 회로는 여러개 연속된 상태로 배치되고, 상기 고구동력 버퍼 회로의 구성용의 여러개의 입출력 회로 셀에 할당되어 있는 소정의 외부 단자를 상기 여러개의 주회 전원 배선에 대하여 소정의 전원 전압을 공급하기 위한 단자로함과 동시에 상기 여러개의 주회 전원 배선에서 상기 소정의 외부 단자로 인출된 전원 인출용 배선을 상기 고구동력 버퍼 회로에서 외부 단자로 인출된 신호 인출용 배선의 양측에 배치한 반도체 집적 회로 장치.
  14. 제11항 또는 제12항에 있어서, 상기 고구동력 버퍼 회로를 구성하기 위한 배선층은 상기 주회 전원 배선을 구성하는 배선층과는 다른 반도체 집적 회로 장치.
  15. 제11항 또는 제12항에 있어서, 상기 여러개의 주회 전원 배선이 기준 전위 공급용의 주회 전원 배선 및 기준 전위보다 높은 전위를 공급하는 고전위 공급용의 주회 전원 배선이고, 상기 고구동 버퍼 회로의 신호 인출용 배선의 한쪽의 전원 인출용 배선을 상기 기준 전위 공급용의 주회 전원 배선에서 인출된 기준 전위 전원 인출용 배선으로 하고, 다른 한쪽이 전원 인출용 배선을 상기 고전위 공급용의 주회 전원 배선에서 인출된 고전위 전원 인출용 배선으로 한 반도체 집적 회로 장치.
    ※ 참고사항 :최초출원 내용에 의하여 공개하는 것임.
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Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5691218A (en) * 1993-07-01 1997-11-25 Lsi Logic Corporation Method of fabricating a programmable polysilicon gate array base cell structure
KR0149061B1 (ko) * 1993-09-17 1998-10-01 세끼자와 다다시 스파이크 노이즈 억제용 cmos ic 장치와 그 제조 방법
US5641988A (en) * 1993-12-22 1997-06-24 Vlsi Technology, Inc. Multi-layered, integrated circuit package having reduced parasitic noise characteristics
US5552333A (en) * 1994-09-16 1996-09-03 Lsi Logic Corporation Method for designing low profile variable width input/output cells
TW396480B (en) * 1994-12-19 2000-07-01 Matsushita Electric Ind Co Ltd Semiconductor chip and semiconductor wafer with power pads used for probing test
JP3487989B2 (ja) * 1995-10-31 2004-01-19 富士通株式会社 半導体装置
US5751015A (en) 1995-11-17 1998-05-12 Micron Technology, Inc. Semiconductor reliability test chip
US5760428A (en) * 1996-01-25 1998-06-02 Lsi Logic Corporation Variable width low profile gate array input/output architecture
JP2921463B2 (ja) * 1996-01-30 1999-07-19 日本電気株式会社 半導体集積回路チップ
US5698873A (en) * 1996-03-08 1997-12-16 Lsi Logic Corporation High density gate array base cell architecture
JP3989038B2 (ja) * 1996-04-17 2007-10-10 株式会社ルネサステクノロジ 半導体集積回路装置
JPH1056162A (ja) * 1996-05-24 1998-02-24 Toshiba Corp 半導体集積回路およびその設計方法
US6049132A (en) * 1996-07-12 2000-04-11 Kawasaki Steel Corporation Multiple metallization structure for a reflection type liquid crystal display
JP2923912B2 (ja) * 1996-12-25 1999-07-26 日本電気株式会社 半導体装置
US6114731A (en) * 1998-03-27 2000-09-05 Adaptec, Inc. Low capacitance ESD structure having a source inside a well and the bottom portion of the drain inside a substrate
US6157051A (en) * 1998-07-10 2000-12-05 Hilevel Technology, Inc. Multiple function array based application specific integrated circuit
US6078068A (en) * 1998-07-15 2000-06-20 Adaptec, Inc. Electrostatic discharge protection bus/die edge seal
WO2001018596A1 (fr) * 1999-09-08 2001-03-15 Matsushita Electric Industrial Co., Ltd. Dispositif d'affichage et son procede de fabrication
US6462977B2 (en) 2000-08-17 2002-10-08 David Earl Butz Data storage device having virtual columns and addressing layers
US7283381B2 (en) 2000-08-17 2007-10-16 David Earl Butz System and methods for addressing a matrix incorporating virtual columns and addressing layers
DE10231385B4 (de) * 2001-07-10 2007-02-22 Samsung Electronics Co., Ltd., Suwon Halbleiterchip mit Bondkontaktstellen und zugehörige Mehrchippackung
EP1321984A3 (en) * 2001-08-24 2004-01-14 STMicroelectronics Limited Semiconductor input/output circuit arrangement
JP4034120B2 (ja) * 2002-05-28 2008-01-16 Necエレクトロニクス株式会社 半導体装置
JP4776861B2 (ja) * 2002-09-26 2011-09-21 ルネサスエレクトロニクス株式会社 半導体装置
US7629689B2 (en) * 2004-01-22 2009-12-08 Kawasaki Microelectronics, Inc. Semiconductor integrated circuit having connection pads over active elements
JP4820542B2 (ja) * 2004-09-30 2011-11-24 パナソニック株式会社 半導体集積回路
US8304813B2 (en) * 2007-01-08 2012-11-06 SanDisk Technologies, Inc. Connection between an I/O region and the core region of an integrated circuit
JP5190913B2 (ja) * 2007-01-15 2013-04-24 ルネサスエレクトロニクス株式会社 半導体集積回路装置
JP5552261B2 (ja) * 2009-05-12 2014-07-16 パナソニック株式会社 半導体装置
JP5557709B2 (ja) * 2010-11-19 2014-07-23 ルネサスエレクトロニクス株式会社 半導体装置
KR20120098290A (ko) * 2011-02-28 2012-09-05 배윤옥 블럭자석압정 및 그 조립 방법
CN109690769B (zh) * 2018-11-01 2019-12-10 长江存储科技有限责任公司 集成电路静电放电总线结构和相关方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2594988B2 (ja) * 1987-11-27 1997-03-26 株式会社日立製作所 半導体集積回路装置の動作電位供給配線の配線設計方法
JP2710953B2 (ja) * 1988-06-29 1998-02-10 株式会社日立製作所 半導体装置

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