JPS5980957A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPS5980957A
JPS5980957A JP57191557A JP19155782A JPS5980957A JP S5980957 A JPS5980957 A JP S5980957A JP 57191557 A JP57191557 A JP 57191557A JP 19155782 A JP19155782 A JP 19155782A JP S5980957 A JPS5980957 A JP S5980957A
Authority
JP
Japan
Prior art keywords
electrode
package
soldering
semiconductor device
narrow
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP57191557A
Other languages
English (en)
Inventor
Koji Nose
幸之 野世
Tomio Okamoto
岡本　富美夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electronics Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electronics Corp, Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electronics Corp
Priority to JP57191557A priority Critical patent/JPS5980957A/ja
Publication of JPS5980957A publication Critical patent/JPS5980957A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
    • H10W70/65—Shapes or dispositions of interconnections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components

Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体装置、とシわけ、パッケージ裏面にはん
だ付は用の電極部を多数にそなえた半導体装置の同電極
部構造に関するものである。
従来例の構成とその問題点 半導体装置は、通常、リードピンと呼ばれる外部導体を
パッケージの下面ないし側面から突出させて設け、この
リードピンを外部回路の接続部に結合させる構造のもの
が多く用いられるが、近時、かかるリードピン構造を用
いずに、パッケージの裏面に設けられた電極部を、直接
、外部回路の接続部にはんだ付けで結合する方式の半導
体装置が出現している。この種の半導体装置は、チップ
キャリア方式とも称され、電子機器の回路組立て工程の
簡素化をねらって、平坦なパッケージ裏面にはんだ付は
用の電極部をそなえ、同電極部を、たとえば、プリント
基板上の回路配線部へ直接的に当接させて回路結線をな
すものである。ところで、パッケージ裏面に形成される
はんだ付は用電極部は、従来、第１図示のように、基板
１の側周辺部に整列配置した同一矩形状パターンの端子
部２でつくられており、その端子部２の面積を大きくし
て、はんだ付けを確実に行なえるようにすると、逆に、
端子部２の相互間隔、がせ互くなって、端子間短絡の原
因になるという不都合があった。
発明の目的 本発明は上述のような従来装置の問題点を解消するもの
で、電極部の各端子面積の拡大とともに、端子間の相互
の間隔を適度に保ち得る電極構造を提供するものである
。
発明の構成 本発明は、要約するに、パッケージ裏面に付設されるは
んだ付は用電極部を互い違いに千鳥状に設け、前記各電
極部にそれぞれ狭幅のリード配線を接続してなる半導体
装置であり、これにより、個々のはんだ付は用電極は十
分な面積の確保が可能になるとともに、各電極間ならび
に配線間の相互間隔も十分に広げることができる。
実施例の説明 第２図は本発明実施例装置の電極部配置を表わした平面
図であり、パッケージ裏面をなす基板１０所定面にはん
だ付は用の電極部２を多数付設するにあたり、その電極
部２を互い違いに千鳥状に配し、これらの各電極部に対
して、幅の狭い配線３を接続したものである。すなわち
、電極部２を互い違いに千鳥状に多数付設することによ
り、個々の電極部２０面積を大きくしても、隣り合う電
極部間隔は十分に隔てられる。また、これら電極部２に
接続されるリード配線３は狭幅なものにすることにより
、隣シ合う電極部ないしは配線の相互間隔も十分に確保
することができる。また、このようになせば、総じて、
電極間ピッチ縮小、したがって、電極配置密度の向上も
達成できる。
発明の効果 本発明によれば、パッケージ裏面にはんだ付は用の電極
部を互い違いに千鳥状に設け、前記各電極部にそれぞれ
狭幅のリード配線を接続しているから、電極部の面積を
十分に確保して、電子機器の回路接続部への接続安定性
を高めることができるとともに、電極部ならびに配線相
互間も余裕のある構造にできて、相互短絡等の故障を少
なくできるという格別の効果を奏し、その実用的効果は
大である。
【図面の簡単な説明】
第１図は従来例装置の要部平面図、第２図は本発明実施
例装置の要部平面図である。 １・・・・・・基板（パッケージ裏面）、２・・・・・
・はんだ付は用電極部、３・・・・・・リード配線。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 第２図

Claims (1)

    【特許請求の範囲】
  1. パッケージ裏面に付設されるはんだ付は用電極部を互い
    違いに千鳥状に設け、前記各電極部にそれぞれ狭幅のリ
    ード配線を接続してなる半導体装置。
JP57191557A 1982-10-29 1982-10-29 半導体装置 Pending JPS5980957A (ja)

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61292350A (ja) * 1985-06-03 1986-12-23 ナシヨナル・セミコンダクタ−・コ−ポレ−シヨン 改良されたはんだめつき法およびこの方法によつて製造された半導体製品
US5317189A (en) * 1992-06-29 1994-05-31 Rohm Co., Ltd. Axial lead frame
JPH07106508A (ja) * 1993-09-30 1995-04-21 Toshiba Corp マルチチップモジュールおよびその製造方法
EP1545170A1 (en) * 2003-12-16 2005-06-22 Nitto Denko Corporation Wiring circuit board

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